KR100225215B1 - Pcmcia 카드를 위한 인터럽트 분배 기술 - Google Patents

Pcmcia 카드를 위한 인터럽트 분배 기술

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KR100225215B1 KR1019960047872A KR19960047872A KR100225215B1 KR 100225215 B1 KR100225215 B1 KR 100225215B1 KR 1019960047872 A KR1019960047872 A KR 1019960047872A KR 19960047872 A KR19960047872 A KR 19960047872A KR 100225215 B1 KR100225215 B1 KR 100225215B1
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브라이언 제이. 코널리
리처드 제이. 그림
스티븐 에이. 그런던
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포만 제프리 엘
인터내셔널 비지네스 머신즈 코포레이션
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Abstract

PCMCIA 카드가 복수의 I/O(입/출력) 기능들을 포함한다. I/O기능들은 제각기 인터럽트 신호를 갖지만, 카드는 하나의 인터럽트 요구(IREQ)라인만을 갖고 있다. 이 카드에는 I/O 기능들 각각으로부터 인터럽트 신호들을 수신하기 위한 인터럽트 상태 레지스터(ISR)가 제공된다. 이 ISR은 인터럽트를 신호한 기능을 소프트웨어가 판별할수 있게 해준다. 이 카드에는 또한 ISR의 인터럽트 상태에 응답하는 인터럽트 컨트롤 로직(ICL)이 제공된다. 이 ICL은 호스트 시스템으로 IREQ신호를 송신한다.

Description

PCMCIA카드를 위한 인터럽트 분배 기술
본 발명은 일반적으로 퍼스널 컴퓨터용 다기능 카드에 관한 것으로, 보다 상세하게는 단 하나의 인터럽트 요구(IREQ) 라인을 갖는 단일 카드 상에서 복수의 입/출력(I/O) 기능들로부터의 다중 인터럽트(multiple interrupts)를 핸들링할 수 있는 PCMCIA카드에 관한 것이다.
PC 메모리 카드로 더 잘 알려져 있는, PCMCIA(퍼스널 컴퓨터 메모리 카드 국제협회) 카드들이 소위 랩탑(laptop)또는 노트북 컴퓨터용으로 개발되었다. 오늘날, 거의 모든 랩탑 또는 노트북 컴퓨터는 하나 또는 두 개의 PCMCIA 소켓을 제공한다. 그러한 카드들은 단순한 부가 메모리기능 이상을 제공하도록 발전되어 왔다. 예를 들면, 팩시밀리 모뎀, 소형 컴퓨터 시스템 인터페이스(SCSI) 및 근거리 통신망 어댑터 카드가 PCMCIA카드 상에 구현되었고, 콤팩트 디스크 판독 전용 메모리(CD-ROM)와 같은 외부 주변 장치들을 위한 인터페이스들도 PCMCIA 카드 상에 구현되었다. 단일 카드 상에 팩시밀리 모뎀과 네트워크 어댑터 기능들을 결합하는 것과 같이, 단일 PCMCIA카드 상에 여러 기능을 구현하는 가능성에 대해 목하 논의 중이다. 최초의 PCMCIA표준에서는 단일 카드 상에 여러 기능을 구축하는 문제를 제기하지는 않았지만, 그와 동시에, 그 표준은 다중 입/출력(I/O) 기능 카드들을 전혀 금지하지 않았다.
컴퓨터 내의 PCMCIA 카드 소켓들은 호스트 시스템 프로세서로 인터럽트들을 통신하기 위한 하나의 제어 라인을 가진다. 이는 여러 문제점들을 제기한다. 예를 들면, 여러 I/O 기능들이 어떤 방법으로 단일 IREQ(인터럽트 요구) 신호를 공유 할 수 있는가에 대한 몇 가지 해결책이 해당 기술 분야에 제안되었다. 일반적으로, 이들 해결책은 인터럽트(Intr)와 인터럽트 확인응답(IntAck) 비트를 갖는 각 I/O 디바이스용 구성 레지스터(configuration register)를 이용한다. 이러한 접근 방식은 주로 카드 및 소켓 서비스를 위한 소프트웨어를 강조하고, 또한 소프트웨어는 표준을 확립하는 PCMCIA 표준 위원회에 기반을 둔다. 구현을 위해 별도의 표준 위원회에 기반을 두지 않는 하드웨어적 해결책이 요망된다. 그러한 하드웨어적 해결책은 예를 들어 산업 표준 아키텍처(ISA) 버스(IEEE표준) 및 마이크로채널 아키텍처 (MCA) 버스를 포함하는 다양한 버스 아키텍처에 의해 지원되는 다중 인터럽트(multiple interrupts)와 호환 가능해야 한다.
따라서, 본 발명의 목적은 PCMCIA카드 상의 여러 기능들이 단일 인터럽트라인을 공유할 수 있게 하는 하드웨어 해결책을 제공하는 것이다.
본 발명에 따르면, 인터럽트를 발신한 기능을 소프트웨어로 하여금 판별할 수 있게 하는 인터럽트 상태 레지스터(ISR)가 제공된다. 인터럽트 컨트롤러 로직(ICL)은 PCMCIA 카드상의 인터럽트 신호의 발생을 제어한다. 카드 상의 한 디바이스가 호스트 프로세서에 의한 서비스를 요구할 때, 그 디바이스는 인터럽트 요구를 발생시킴으로써 이 요구를 신호한다. 이는 자체 인터럽트 신호 라인 상에 논리전이(transition)를 발생함으로써 이루어진다. 다음의 기능들이 수행된다.
· 인터럽트를 발생하는 임의의 I/O 디바이스는 ISR 내의 한 비트를 1로 세트한다. ISR은 인터럽트가 발생하였음을 ICL에 신호한다.
· ICL은 PCMCIA 카드 인터페이스에 있는 IREQ 라인 상에 논리 전이를 발생한다.
시스템 소프트웨어는 ISR을 판독하여 인터럽트 소스를 판별한다. 그 후 ICL은 IREQ 라인을 인액티브 상태(inactive state)로 리셋한다.
만약 최초 인터럽트가 처리(service)되기 전에 카드 상의 제2기능이 인터럽트를 신호하면, 다음 동작이 발생한다.
· ICL은 IREQ 라인의 전이에 의해 제2인터럽트를 즉시 신호하지 않는다. IREQ 라인은 이미 액티브 상태(active)로서 제1인터럽트를 신호하고 있다.
· 제1인터럽트가 처리되면, ICL은 IREQ 라인을 액티브상태로 복귀시킨다.
· IREQ 라인이 액티브상태로 복귀한 후, ICL은 500 ns 대기한 다음 IREQ 라인을 재차 액티브 상태로 전이시켜 카트 상에 펜딩중인 제2인터럽트를 신호한다. 이어서 PCMCIA 카드 상의 인터럽트 소스를 나타내기 위해 ISR 내의 적당한 비트를 1로 세트한다. IREQ 라인을 액티브 상태로 만들기 전의 500 ns 지연은 디바이스 드라이버의 인터럽트 루틴과 동기화된다. 인터럽트 루틴은 I/O 디바이스펜딩 인터럽트를 인액티브 상태로 리셋한다. 그에 따라서 500 ns 가 조정될 수 있다.
본 발명의 하드웨어적 해결책은 현재 제안되어 있는 소프트웨어적 해결책에 비하여 몇 가지 장점을 가진다. 우선, 각각의 I/O 소스를 위한 부가적인 구성의 레지스터들이 필요 없다. 대신에, 본 발명은 인터럽트를 판별하기 위해 인터럽트 상태 레지스터(ISR)라고 하는 단일 레지스터를 사용한다. 소프트웨어는 인터럽트들을 핸들링하기 위한 우선 순위를 설정하는 데 사용될 뿐이다. 다중 인터럽트는 단일 시스템 인터럽트로 구성되며 어떠한 인터럽트 마스킹도 필요로 하지 않는다. 따라서, 본 발명에 따른 해결책의 로직(logic)은 기존 PCMCIA 아키텍처에 쉽게 매핑(mapping)되어 PCMCIA 표준의 어떠한 변화에도 좌우되지 않는다. 따라서, 본 발명은 ISA와 MCA 버스 아키텍처 모두에서 동작한다. 이것은 하드웨어적 해결책이므로, 소프트웨어 부담이 적어 현재 진행된 해결책들보다 훨씬 명확하고 효율적인 접근법을 제공한다.
제1도는 퍼스널 컴퓨터에 접속된 본 발명에 따른 다기능 PCMCIA 카드를 도시하는 블록도.
제2도는 두 인터럽트에 대한 PCMCIA의 동작을 도시하는 타이밍도로서, 둘중 한 인터럽트는 첫 번째 인터럽트가 호스트 시스템에 의해 처리되고 있는 중에 발생함.
제3도는 제1도의 다기능 PCMCIA 카드에 사용되는 인터럽트 컨트롤러 로직(ICL)을 도시하는 블록도.
제4도는 제2도의 ICL에 사용되는 인터럽트 요구 차단 회로(interrupt request lockout circuit)를 도시하는 블록도.
* 도면의 주요부분에 대한 부호의 설명
10 : PCMCIA 카드 12 : 퍼스널 컴퓨터(호스트)
101,102 : I/O(입/출력)소스
103 : 인터럽트 상태 레지스터(ISR)
104 : 인터럽트 컨트롤러 로직(ICL)
105, 301, 302 : 인터럽트 래치 회로(ILC)
106, 108, 308, 402 : AND 게이트 107 : 지연블록
109 : 구성 옵션 레지스터 121 : PCMCIA 어댑터
122 : 프로세서 인터럽트 컨트롤러(PIC)
305, 306, 311, 401, 405 : 인버터
309, 404 : NAND 게이트
310, 313, 403, 406, 407, 408, 409 : 플립-플롭
314 : 멀티플렉서 410 : 배타적 NOR 게이트
전술한 목적들 및 기타 목적을, 측면들 및 장점들은 이하 도면을은 참조한 본 발명의 바람직한 실시예의 상세한 설명으로부터 더 잘 이해될 것이다.
도면, 특히 도 을 보면, 퍼스널 컴퓨터(12) (즉, 호스트 시스템)에 접속된 본 발명에 따른 다기능 PCMIA 카드(10)의 블록도가 도시되어 있다. 이 카드는, 여기서는 I/O 소스(101)와 I/O 소스(102)로 도시된, 둘 이상의 I/O 기능을 포함한다. 이 I/O 기능들 각각은 다른 것들과 독립적으로 동작하고 호스트 시스템에 의해 처리될 필요가 있는 인터럽트들을 발생한다. 이들 인터럽트는 도 1에 각각 IRQI 및 IRQ2로 표시되어 있다. 이들 인터럽트는 어느 I/O 기능이 인터럽트를 신호했는지에 대한 표시(indication)를 제공하는 인터럽트 상태 레지스터(103)(ISR)에 입력된다. ISR(103)에 저장된 인터럽트 신호들은 인터럽트 컨트롤러 로직(104)(ICL)으로 공급되며, 이 ICL은 호스트(즉, 퍼스널 컴퓨터)(12)로의 인터럽트 요구(IREQ) 신호의 발생을 제어한다. IREQ 신호는 PCMCIA 어댑터(121) 에 의해 수신되고, 이 PCMCIA어댑터(121)는 인텔사가 제작한 8259 인터럽트 컨트롤러와 같은 프로세서 인터럽트 컨트롤러(PIC)(122)로 IREQ 신호를 전달한다.
PCMCIA 슬롯 내의 다기능 I/O 카드들은 호스트 프로세서로의 하나의 인터럽트(IREQ) 라인을 공유해야 하고, 이 인터럽트는 MCA(레벨 인터럽트)와 ISA(펄스인터럽트) 버스 아키텍처 모두에서 동작해야 한다. 새로운 PCI(Peripheral Component Interconnect, 주변 구성 장치 상호 연결) 버스 아키텍처들은 MCA 버스 아키텍처와 동일한 인터럽트 체계(scheme)를 따른다. ISA 버스 시스템에서는 인터럽트들을 분배하는 데는 어려움이 있다. 다음의 인터럽트 체계는 MCA 및 ISA 환경 모두에서 인터럽트들을 성공적으로 분배하는데서 입증된 방법이다. 다음의 설명은 ISA 시스템에 설치된 인터럽트 컨트롤러를 기반으로 한다.
도 1에 도시되어 있듯이, 두 개의 I/O 소스들(101 및 102)은 프로세서로 귀환하는 동일 인터럽트 라인(IREQ)을 공유한다. 해당 분야의 숙련자라면 분명히 알 수 있겠지만, 이 방법론은 둘 이상의 I/O 소스들에 작용하도록 확장시킬 수 있다. I/O 소스들(101 및 102)로부터의 인터럽트 신호들(IRQ1,IRQ2)은 인터럽트 상태 레지스터(ISR)(103) 비트 1과 2에 각기 연결된다. 부가적인 I/O 소스들은 ISR(103) 내에 그들만의 고유 비트가 할당될 것이다. ISR(103)은 호스트 컴퓨터에 의해 판독될 수 있는 판독 전용 레지스터(read only register)이다. 비트 1과 2의 출력들은 각기 신호들 INT1과 INT2를 발생한다. 이들 신호는 인터럽트 래치 회로(ILC)(105)와 인터럽트 컨트롤러 로직 (ICL))(104)에 입력된다. I/O 소스(101)가 인터럽트를 신호하면, ISR(103) 내의 비트 1은 논리 1로 세트된다. 인터럽트 래치 회로(ILC)(105)와 인터럽트 컨트롤러 로직(ICL)(104)은 ISR(103) 내의 이런 변화를 감지한다. ICL(104)은 즉시 IREQ 라인을 로우 상태로 만든다. 이는 인터럽트가 펜딩 중임을 호스트 프로세서에 신호한다. 인터럽트 래치 회로(ILC)(105)는 신호 INT1을 래치한다. I/O 소스(102)가 인터럽트를 신호하면, 신호 IRQ2는 ISR(103) 내의 비트 2를 논리 1로 세트한다. 이는 INT2를 발생하고 ICL(104)과 ILC(105) 모두에 또 다른 인터럽트가 펜딩 중임을 신호한다. ILC(105)는 신호 INT2를 래치한다.
이 예에서는, 호스트 프로세서가 인터럽트 루틴을 검색(retrieving)하는 중에 제2인터럽트가 발생한다. 이때에는 카드 인터페이스에서 발생되는 인터럽트 신호는 없다. 따라서, 제2 인터럽트는 호스트 프로세서로 즉시 신호되지 않는다. 인터럽트 루틴은 어느 소스가 인터럽트 요구를 드라이브했는지 알 필요가 있다. 인터럽트 루틴은 이러한 정보를 ISR(103)로부터 검색한다. ISR(103)을 판독하자마자 두 개의 인터럽트가 펜딩 중임을 확인할 것이다. 디바이스 드라이버 내의 인터럽트 루틴은 이들 인터럽트에 우선 순위가 정해지도록(prioritized) 해야 한다. 이는 높은 우선 순위를 갖는 인터럽트가 먼저 처리되도록 해줄 것이다. 이는 I/O 소스(101) 인터럽트가 먼저 발생하였다 하더라도 카드 제어 회로에 영향을 주지 않는다.
I/O소스(102) 내의 인터럽트를 클리어하기 위해 적합한 인터럽트 서비스 루틴이 호출된다. 이는 ISR(103) 내의 비트 2를 클리어한다. ICL(104)과 ILC(105)는 신호 INT2를 통하여 이러한 변화를 감지한다. ILC(105)는 신호 SET2를 액티브 로우로 세트하고, 이 신호 SET2는 신호SET1과 결합하여 AND 게이트(106)가 신호 SET12를 출력하게 한다. 신호SET12는 지연 블록(107)과 제2 AND 게이트(108)의한 입력에 입력된다. 소정의 지연 후에, 지연블록(107)은 AND 게이트(108)에 제2출력을 제공하고, 이 게이트(108)는 인터럽트 컨트롤러 로직(ICL)(104)에 RESET 신호 액티브 로우를 발생한다.
프로세서 인터럽트 컨트롤러(PIC)(122)는 RESET 신호에 응답하여 IREQ 라인을 하이 상태로 만든다. 도 2의 타이밍도를 참조하자. PIC(122)는 컴퓨터 내의 모든 인터럽트들을 하나의 인터럽트 라인으로 프로세서에 전해 주는 인텔 8259 인터럽트 컨트롤러가 바람직하다. 지연 블록(107)은 RESET 신호를 액티브로 유지하고, 이 RESET 신호는 (한 클록 사이클을 더한)지연 블록의 주기동안 IREQ 라인을 하이로 유지한다. 지연 블록(107)은 프로세서 인터럽트 컨트롤러(PIC)(122)가 다음 인터럽트를 수용할 수 있도록 재정비할 수 있게 해준다. 지연 블록(107)은 설계의 중요한 부분이다. 그것은 인터럽트 소스가 클리어된 후 인터럽트 소프트웨어 루틴에 대해 인터럽트 완료(end of interrupt, EOI) 명령을 수행할 시간을 허용한다. 일단 EOI가 프로세서 인터럽트 컨트롤러(PIC)(122)에 제공되면, PIC는 그 요구라인에 대해 또 다른 인터럽트를 수용할 준비를 한다. 지연블록(107)과 인터럽트 소프트웨어는, 지연블록(107)이 카드 상의 인터럽트를 클리어하라는 명령과 PIC를 클리어하라는 EOI 명령 사이의 간격보다 크게 설계되어야 한다. 일단 지연 블록(107) 시간이 종료되면, I/O 소스(101)로부터의 인터럽트는 IREQ 라인을 다시 로우상태로 만든다. 이는 또 다른 인터럽트가 펜딩 중임을 호스트 프로세서에 신호한다. 그 후 상기 절차가 반복된다.
마이크로채널 아키텍처(MCA) 버스 시스템에서는, 인터럽트 컨트롤러 로직(ICL)(104)이 AND 게이트(108)로부터 입력된 RESET 신호를 무시한다. 모든 인터럽트들은 소스로부터 인터럽트 상태 레지스터(ISR)(103)를 통하여 인터럽트 컨트롤러 로직(ICL)(104)으로 전달된다. 인터럽트 컨트롤러 로직(104)은 구성 옵션 레지스터(configuration option register)(109)로부터 LEVREQ 신호가 어서트(assert)되었음을 검출한다. 그것은 IREQ 라인을 로우 상태로 만들고 I/O 소스들 중 어느 하나라도 펜딩 중인 인터럽트를 갖고 있는 한은 로우 상태를 유지한다. 구성 옵션 레지스터(109)는 PCMCIA 표준에 대한 호환성을 보증한다. PCMCIA PC 카드 표준의 릴리스 버전 2.01의 카드 인터페이스 섹션 4.15.1을 참조하면, 구성 옵션 레지스터 (109)의 비트 6은 디바이스 드라이버에 의해 사용된다. 이 디바이스 드라이버는 PCMCIA 카드가 ISA 또는MCA 또는 PCI 버스 중 어떤 타입의 시스템 아키텍처에 접속(plug)되는지를, 판별한 후, 이 비트를 그에 맞게 세트할 것이다. 이 비트가 1로 세트되면, MCA 및 PCI 버스들이 요구하는 바와 같이 ICL에 의해 레벨 출력이 발생될 것이다.
도 3은, 인터럽트 컨트롤러 로직(ICL)(104), 인터럽트 래치 회로(ILC)(105) 및 관련 로직의 구현예의 블록도이다. I/O 소스로부터의 각 IRQ신호는 ILC(105)를 포함하는 두 개의 동일한 인터럽트 요구 래치 회로(301 및 302) 중 대응하는 것에 입력된다. 이들 회로 각각은 또한 도 1에 도시되어 있는 AND 게이트 (108)로부터의 RESET 신호와, 클록 신호를 수신한다. 인터럽트 요구 회로의 일례가 도 4에 도시되어 있고, 이하 이를 참조한다.
도 4에서, IRQ 신호는 우선 인버터(401)에 의해 반전되어 AND 게이트(402)의 한 입력에 인가된다. AND 게이트(402)의 출력은 다음 클록 펄스에 의해 플립-플롭(403)을 세트하는데 사용된다. 플립-플롭(403)의 출력은 AND 게이트(402)의 제2 입력으로 피드백되어 플립-플롭에 대한 추가 세트 펄스들을 금한다. 인버터(401)의 출력은 또한 NAND 게이트(404)에 입력되는데, 이 NAND 게이트(404)는 인버터(405)에 의해 반전된 플립-플롭(403)의 출력을 제2입력으로서 수신한다. NAND 게이트(404)의 출력은 다음 클록 펄스에 의해 플립-플롭(406)을 세트한다. 플립-플롭(406)은 캐스케이드(cascade) 접속되어 지연을 제공하는 플립-플롭들(407, 408 및409)을 포함하는, 네 개의 플립 플롭중의 첫 번째 것이다. 이 지연의 목적은 지연 블록(107)(도 1및 3)이 액티브되는 시간을 허용하려는 것이다. 지연 블록 (107) 출력은 500 ns동안 RESET 라인을 로우 상태로 유지한 다음, 이는 시스템 IREQ 라인을 하이 상태로 만든다. 마지막 플립-플롭(409)의 출력은 플립-플롭들(403 및 406 내지 409) 각각에 리셋 신호를 발생하는 배타적 NOR 게이트(410)에 입력된다. 배타적 NOR 게이트(410)로의 제2 입력은 시스템 리셋 신호를 수신하며, 이 또한 플립 -플롭들(403 및 406 내지 409)을 리셋시킨다. 인터럽트 요구 로크아웃 회로(interrupt request lockout circuit)의 세트 출력은 플립-플롭(406)의 출력으로부터 취해진다.
도 3을 보면, SET1과 SET2로 표시된 인터럽트 요구 래치 회로들의 세트 출력 신호들은 AND 게이트 (106)에 입력된다. I/O 소스들로부터의 IRQ 신호들 역시 각각의 인버터(305 및 306)에 의해 반전되고, 그 출력들은 AND 게이트(308)의 입력들로 인가된다. AND 게이트(308)의 출력은 NAND 게이트(309)에 입력되고, AND 게이트(309)의 출력은 다음 클록 펄스에서 플립-플롭(310)을 세트하는데 사용된다. 플립-플롭(310)의 출력은 인버터(311)를 통하여 피드백되어 이 플립-플롭이 리셋되기까지 또 다른 세트 펄스를 수신하지 못하도록 한다. 한편, AND 게이트(106)의 출력은 지연 블록(107)과 AND 게이트(108)에 입력된다. AND 게이트(108)는 AND 게이트(106)의 출력에 의해 인에이블(enable)되고, 지연 블록(107)이 지연된 출력을 발생하면, AND 게이트(108)는 플립-플롭(310)에 RESET 출력을 제공하여, 플립-플롭(310)을 리셋시킨다. AND 게이트(308)의 출력은 또한 다음 클록 펄스에서 세트되는 플립-플롭(313)으로 입력된다. 플립-플롭들(310 및 313)의 출력들은 각각 펄스와 레벨이다. 이들 출력들은 멀티플렉서(MUX)(314)에 입력되고, 이 MUX(314)는 도 1에 도시된 구성 옵션 레지스터(109)로부터의 LEVREQ 신호에 응답하여 IREQ 신호로서 펄스나 레벨 출력을 선택한다.
비록 단 하나의 바람직한 실시예에 의하여 본 발명이 설명되었지만, 본 발명은 첨부된 특허 청구의 사상 및 범주 내에서 변경 실시될 수 있음을 해당분야의 숙련자는 이해할 수 있을 것이다.

Claims (8)

  1. PCMCIA카드에 있어서, 복수의 I/O 기능(function)들 - 상기 I/O 기능들의 각각은 인터럽트 신호를 가짐 -; 상기 I/O 기능들로부터 상기 인터럽트 신호들을 수신하는 인터럽트 상태 레지스터; 상기 인터럽트 상태 레지스터의 인터럽트 상태에 응답하여 인터럽트 요구 신호를 호스트 시스템 프로세서에 송신하기 위한 인터럽트 컨트롤러 로직; 상기 인터럽트 상태 레지스터에 응답하여 상기 I/O 기능들로부터 상기 인터럽트 신호들에 대응하는 각각의 비트들을 래치하기 위한 인터럽트 래치 회로; 상기 인터럽트 래치 회로의 둘 이상의 비트들이 세트되는 경우 출력을 발생하는 AND 게이트; 상기 AND 게이트에 응답하여 상기 인터럽트 컨트롤러 로직으로 지연된 RESET 신호를 발생하기 위한 지연 수단; 및 상기 호스트 시스템 상에 구현될 수 있는 적어도 두 개의 상이한 버스 아키텍처 중 하나에 대한 구성을 기록하기 위한 구성 옵션 레지스터(configuration option register)를 포함하며, 상기 인터럽트 컨트롤러 로직은 상기 구성 옵션 레지스터에 응답하여 상기 적어도 두 개의 상이한 버스 아키텍처 중 상기 하나에 부합하는 IREQ 신호를 출력하는 PCMCIA 카드.
  2. 제1항에 있어서, 상기 적어도 두 개의 상이한 버스 아키텍처는 ISA 및 MCA 버스 아키텍처를 포함하는 PCMCIA 카드.
  3. 제1항에 있어서, 상기 적어도 두 개의 상이한 버스 아키텍처는 ISA 및 PCI 버스 아키텍처를 포함하는 PCMCIA 카드.
  4. 제1항에 있어서, 상기 인터럽트 컨트롤러 로직은, 상기 인터럽트 상태 레지스터에 응답하여 레벨 신호를 출력하기 위한 레벨 발생 수단; 상기 인터럽트 상태 레지스터에 응답하여 펄스 신호를 출력하기 위한 펄스 발생 수단 - 상기 펄스 발생 수단은 상기 RESET 신호에 의해 리셋됨 -; 및 상기 구성 옵션 레지스터에 응답하여 상기 인터럽트 요구 신호로서 상기 레벨 신호와 상기 펄스 신호 중 하나를 선택하기 위한 멀티플렉싱(multiplexing) 수단을 더 포함하는 PCMCIA 카드.
  5. 호스트 시스템에 의해 구현될 수 있는 적어도 두 개의 상이한 버스 아키텍처 중 하나에 선택적으로 부합되며 다기능(multifunction) PCMCIA 카드상의 다중 인터럽트들(multiple interrupts)을 핸들링하는 방법에 있어서. 상기 호스트 컴퓨터에 의해 구현된 버스 아키텍처에 따라서 구성 옵션을 소프트웨어에 의해 세팅(setting)하는 단계; 상기 다기능 PCMCIA 카드 상의 복수의 I/O 기능들 각각으로부터의 인터럽트 신호들을 기록(registering)하는 단계; 상기 I/O 기능들의 인터럽트 상태를 신호(signaling)하는 단계; 상기 호스트 시스템으로 인터럽트 요구 신호를 발생하는 단계 - 상기 인터럽트 요구 신호는 상기 구성 옵션에 부합됨 -; 상기 인터럽트 상태 신호에 응답하여 상기 I/O 기능들에 대응하는 비트들을 인터럽트 래치에서 래칭하는 단계; 상기 래칭된 비트들중 둘 이상을 결합하여 출력을 발생시키는 단계; 및 상기 출력으로부터 지연된 RESET 신호를 발생시키는 단계를 포함하는 다중 인터럽트 핸들링 방법,
  6. 제5항에 있어서, 상기 적어도 두 개의 상이한 버스 아키텍처는 ISA 및 MCA 버스 아키텍처를 포함하는 다중 인터럽트 핸들링 방법.
  7. 제5항에 있어서, 상기 적어도 두 개의 상이한 버스 아키텍처는 ISA 및 PCI 버스 아키텍처를 포함하는 다중 인터럽트 핸들링 방법.
  8. 제6항에 있어서, 상기 인터럽트 상태를 신호하는 단계에 응답하여 펄스 신호 및 레벨 신호를 발생하는 단계; 및 세트된 구성 옵션에 따라서 상기 펄스 신호와 상기 레벨 신호 중 하나를 선택하고, 이에 의해서 상기 구성 옵션에 부합되는 인터럽트 요구 신호를 발생하는 단계를 더 포함하는 다중 인터럽트 핸들링 방법.
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