TWI411920B - The interrupt sequence of the interrupt request signal - Google Patents

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Description

複數個中斷請求信號之匯流排邏輯閘道電路
本發明係關於一種中斷請求信號之處理電路，特別是關於一種電腦系統之複數中斷請求信號之匯流排界面處理電路。
在典型的電腦系統或數位系統架構中，主要包括有中央處理器、磁碟裝置、輸入裝置、輸出裝置、記憶體等硬體組件，這些硬體組件是藉由匯流排來達到連結及資料傳送、控制之功能。在現今的匯流排規格中，依不同的系統需求及特性，有許多種不同的匯流排規格及類型。
首先參閱第1圖所示，其係顯示一包括有ISA匯流排之電腦系統或數位系統之方塊圖。在一典型的電腦系統中包括有一中央處理器11、一記憶體12、一PCI橋接器13(PCI Bridge)、至少一PCI裝置14、一PCI/ISA橋接器15(PCI/ISA Bridge)、數個ISA裝置D1、D2...Dn。中央處理器11與記憶體12是連接於系統匯流排21，該系統匯流排21再透過PCI橋接器13連接一PCI匯流排22(Peripheral Component Interconnect)。PCI匯流排22是由PCISIG協會所提出之匯流排規格，主要是可作為配合微處理系統中的高速資料轉移功能。在該PCI匯流排22上可供連接各種PCI裝置14(例如區域網路界面卡、影像卡、輸出入界面卡等界面裝置)。該PCI匯流排22透過PCI/ISA橋接器15連接一ISA匯流排23(Industry Standard Architecture)，該ISA匯流排23可供連接各種ISA裝置D1、D2...Dn。各個ISA裝置D1、D2...Dn(標的裝置)可分別產生裝置端中斷請求信號D1_INT、D2_INT...Dn_INT經由該ISA匯流排23送至一中斷請求信號控制器16而執行該中斷請求信號相應的中斷服務常式(Interrupt Service Routine)。
在目前所制定的ISA匯流排標準規範中，ISA匯流排只有支援最多11個請求中斷請求信號之ISA裝置。如果多於11個要求中斷請求的ISA裝置時，目前的作法是在系統中安裝特殊的軟體或驅動程式來處理該中斷請求信號。
例如，在先前技術中，若要支援超過標準的中斷請求信號時，必須將部份中斷請求之裝置藉由某些分享邏輯電路連接到系統的中斷請求信號端，並且系統首先必須先載入特殊的或客戶特定的軟體或驅動程式來處理中斷服務常式。
在先前技術中，當ISA匯流排在偵測到裝置端發出中斷請求信號的信號升緣時，假如採用先前技術中之邏輯電路而沒有特殊的/客訂的軟體或驅動程式時，幾乎所有的中斷請求信號將會有漏失處理之問題，並且這個ISA匯流排的中斷請求輸入端將會被鎖住，因為其邏輯電路之狀態信號將會總是呈現高態準位。
此一習知作法，不僅在中斷請求信號的處理方面會有信號偵測漏失的問題，即使正常處理各個中斷請求信號，其處理速度亦慢。且在實際的系統應用時，會增加電腦系統在處理中斷請求信號時的負擔，也不利於業者廠商的系統發展。
緣此，本發明之主要目的即是提供一種用於處理多數個中斷請求信號之處理電路，本發明係以邏輯電路之設計來接收及佇列處理各個裝置端所發出之中斷請求信號，以使各個發出中斷請求信號之裝置都能順利運作。
本發明之另一目的即是提供一種電腦系統或數位系統中ISA匯流排的多數個中斷請求信號之處理電路，以期在不需安裝或載入特殊的或客戶特定的軟體或驅動程式，即能順利處理該中斷請求信號相應的中斷服務常式。
本發明為解決習知技術之問題所採用之技術手段係將各個標的裝置產生之中斷請求信號先經本發明之邏輯閘道電路予以處理，再由該邏輯閘道電路產生中斷請求信號至匯流排。邏輯閘道電路包括有一輸出或閘，具有複數個輸入端及一中斷請求信號輸出端。一反向器，具有一輸入端及一輸出端，其中該輸入端係連接於該輸出或閘之中斷請求信號輸出端。複數個閘道電路，用以使多數個標的裝置所產生之裝置端中斷請求信號通過該閘道電路或暫時保持在該閘道電路。
本發明較佳實施例中，每一個閘道電路包括有一及閘及一或閘，該或閘依據該及閘之輸出端及輸出或閘之中斷請求信號輸出端之狀態，而產生一閘道信號送至該及閘之閘道信號輸入端。
經由本發明所採用之技術手段可在不需要任何特殊的/客訂的軟體或驅動程式之狀況下，即可突破目前電腦系統匯流排受制於可支援中斷請求信號數目之限制。
本發明以簡易的邏輯閘道電路來處理裝置端所發出之中斷請求需求。當本發明之處理電路收到多於一個以上的中斷請求信號時，會將第二個以後的中斷請求信號予以佇列處理，並且等候系統未被佔用時作出回應。本發明提供一種新的中斷分享處理電路，而不需要任何特殊的軟體或驅動程式。
本發明應用於目前電腦系統之ISA匯流排時，當某一個/某些中斷請求發生時，本發明之邏輯閘道電路將會傳送第一個中斷請求信號給ISA匯流排，並且使其他的中斷請求信號佇列保持於該邏輯閘道電路。當該第一個中斷請求信號相應的中斷服務常式完成後，該邏輯閘道電路會傳送下一個中斷請求信號給ISA匯流排，如此使得各個裝置端所發出之中斷請求信號所相應的中斷服務常式可一個接一個地順序受到執行處理。
本發明所採用的具體實施例，將藉由以下之實施例及附呈圖式作進一步之說明。
如第2圖所示，其顯示本發明之邏輯閘道電路100與數個ISA裝置所發出之裝置端中斷請求信號D1_INT、D2_INT、D3_INT...Dn_INT與ISA匯流排23間之電路連接示意圖。各個裝置端中斷請求信號D1_INT、D2_INT、D3_INT...Dn_INT在經過本發明之邏輯閘道電路100之後，再送到ISA匯流排23。
參閱第3圖所示，其係顯示本發明之邏輯閘道電路100之進一步電路圖。第4圖係顯示第3圖中各個裝置端中斷請求信號D1_INT、D2_INT、D3_INT...D8_INT3與序列執行各個中斷請求信號之波形示意圖。
茲同時參閱第2~4圖所示，本發明之邏輯閘道電路100中包括有數個閘道電路3a、3b…3n。各標的裝置所產生的裝置端中斷請求信號D1_INT、D2_INT、D3_INT...Dn_INT分別送至邏輯閘道電路100之各個閘道電路3a、3b…3n後，再由各個閘道電路3a、3b…3n分別產生邏輯信號至一輸出或閘4之邏輯信號輸入端4a，再由該輸出或閘4之中斷請求信號輸出端4b送出一中斷請求信號INT1至ISA匯流排23。
今以第一個閘道電路3a為例，該閘道電路3a包括有一及閘31及一或閘32，其中及閘31具有一裝置端中斷請求信號輸入端31a，連接至一標的裝置所產生之裝置端中斷請求信號D1_INT。及閘31另具有一閘道信號輸入端31b，連接至或閘32的輸出端32c。
或閘32具有一第一輸入端32a，連接至及閘31的輸出端31d。或閘32的第二輸入端32b經由一反向器5連接至輸出或閘4之中斷請求信號輸出端4b，以將輸出或閘4之中斷請求信號輸出端4b所送出之中斷請求信號INT1之狀態送至該或閘32之第二輸入端32b。依據此一架構，使或閘得依據該及閘31之輸出端31d及輸出或閘4之中斷請求信號輸出端4b之狀態，而產生一閘道信號S1送至該及閘31之閘道信號輸入端31b。
邏輯閘道電路100之各個閘道電路3a、3b…3n中之各個及閘31另可設有一重置輸入端31c，可共同連接至一重置信號#RST，以在初始化作業時，由該重置信號#RST重置各個及閘31。
當各標的裝置皆未產生裝置端中斷請求信號時，邏輯閘道電路100之各個閘道電路3a、3b…3n之及閘31的輸出端31d皆呈低態準位電位，故無中斷請求信號。
當其中一個標的裝置產生裝置端中斷請求信號時(例如第一個標的裝置D1產生裝置端中斷請求信號D1_INT)，閘道電路3a之及閘31的輸出端31d會送出一高態準位電位之邏輯信號送至輸出或閘4之輸入端4a，故該輸出或閘4之中斷請求信號輸出端4b會送出該標的裝置產生之中斷請求信號INT1至ISA匯流排23。
此時，由於或閘32的第一輸入端32a呈高態準位，雖然第二輸入端32b呈低態準位，但或閘32之輸出端32c仍呈高態準位，使及閘31的輸出端3ld會依ISA裝置之裝置端中斷請求信號D1_INT之準位而轉態。但由於或閘32之輸出端32c呈高態準位，故除了第一閘道電路3a之外，其它各個閘道電路3b...3n的及閘都會被禁制。故此時即使有其它的ISA裝置產生了裝置端中斷請求信號至其閘道電路3b...3n中的及閘，但該閘道電路3b...3n中的及閘之輸出端仍無法輸出高態準位的邏輯信號至輸出或閘4。
直到第一個ISA裝置之裝置端中斷請求信號(例如D1_INT)之中斷服務常式被處理完之後，才會使第二個ISA裝置之裝置端中斷請求信號(例如D2_INT)經由閘道電路3b中之及閘、輸出或閘而送至ISA匯流排23。亦即，第二個ISA裝置之裝置端中斷請求信號D2_INT會被”保持”或”佇列”在閘道電路3b中之及閘，等第一個ISA裝置之裝置端中斷請求信號D1_INT處理完之後，再將該第二個ISA裝置之裝置端中斷請求信號D2_INT經由輸出或閘4送出至ISA匯流排23。
由於ISA匯流排23在讀取中斷請求信號Dl_INT、D2_INT、D3_INT...Dn_INT時，是偵測該中斷請求信號D1_INT、D2_INT、D3_INT...Dn_INT的信號升緣(Rising Edge)，故在讀取該第二個ISA裝置之裝置端中斷請求信號，不會有漏失之問題。
如第4圖所示之各個裝置端中斷請求信號之波形圖，例如當D1_INT、D2_INT、D3_INT...Dn_INT8中之中斷請求信號D4_INT於時間t1~t2間呈高態準位之信號升緣L1時，邏輯閘道電路100會由輸出或閘4的中斷請求信號輸出端4b會因應於該信號升緣L1而輸出一高態準位之中斷請求信號INT1至ISA匯流排，再由系統執行該中斷請求信號D4_INT相應的中斷服務常式。
此時若中斷請求信號D6_INT於時間t2呈高態準位之信號升緣L2時，邏輯閘道電路100會將該中斷請求信號D6_INT暫時保持(佇列)於該邏輯閘道電路100中，直到中斷請求信號D4_INT相應的中斷服務常式完成之後(即信號降緣L3)，才續執行該中斷請求信號D6_INT。依此序列執行方式，可依序處理各個中斷請求信號在不同時間t3~t5所產生的信號升緣L4、L6及信號降緣L5、L7及順序地執行各個中斷請求信號所相應的中斷服務常式。
由以上之實施例可知，本發明所提供之複數個中斷請求信號之匯流排邏輯閘道電路確具產業上之利用價值，故本發明業已符合於專利之要件。惟以上之敘述僅為本發明之較佳實施例說明，凡精於此項技藝者當可依據上述之說明而作其它種種之改良，惟這些改變仍屬於本發明之發明精神及以下所界定之專利範圍中。
100．．．邏輯閘道電路
11．．．中央處理器
12．．．記憶體
13．．．PCI橋接器
14．．．PCI裝置
15．．．PCI/ISA橋接器
16．．．中斷請求信號控制器
21．．．系統匯流排
22．．．PCI匯流排
23．．．ISA匯流排
3a、3b…3n．．．閘道電路
31．．．及閘
31a．．．裝置端中斷請求信號輸入端
31b．．．閘道信號輸入端
31c．．．重置輸入端
31d．．．輸出端
32．．．或閘
32a．．．第一輸入端
32b．．．第二輸入端
32c．．．輸出端
4．．．輸出或閘
4a．．．邏輯信號輸入端
4b．．．中斷請求信號輸出端
5．．．反向器
D1、D2...Dn．．．ISA裝置
D1_INT、D2_INT...Dn_INT．．．裝置端中斷請求信號
INT1、INT2...INTn．．．中斷請求信號
#RST．．．重置信號
L1、L2、L4、L6．．．信號升緣
L3、L5、L7．．．信號降緣
S1．．．閘道信號
第1圖顯示一包括有ISA匯流排之電腦系統或數位系統之方塊圖。
第2圖顯示本發明之邏輯閘道電路與數個ISA裝置所發出之裝置端中斷請求信號與ISA匯流排間之電路連接示意圖。
第3圖顯示本發明之邏輯閘道電路之進一步電路圖。
第4圖係顯示第3圖中各個裝置端中斷請求信號與序列執行各個中斷請求信號之波形示意圖。
100．．．邏輯閘道電路
3a、3b…3n．．．閘道電路
31．．．及閘
31a．．．裝置端中斷請求信號輸入端
31b．．．閘道信號輸入端
31c．．．重置輸入端
31d．．．輸出端
32．．．或閘
32a．．．第一輸入端
32b．．．第二輸入端
32c．．．輸出端
4．．．輸出或閘
4a．．．邏輯信號輸入端
4b．．．中斷請求信號輸出端
5．．．反向器
D1_INT、D2_INT...Dn_INT．．．裝置端中斷請求信號
INT1．．．中斷請求信號
#RST．．．重置信號
S1．．．閘道信號

Claims (5)

  1. 一種複數個中斷請求信號之匯流排邏輯閘道電路，用以接收及佇列處理複數個連接於一電腦系統匯流排之標的裝置所產生之裝置端中斷請求信號，該邏輯閘道電路包括有：一輸出或閘，具有複數個輸入端及一中斷請求信號輸出端；複數個閘道電路，連接於該輸出或閘之中斷請求信號輸出端與各個標的裝置之間，用以接收該標的裝置所產生之裝置端中斷請求信號，並依據該輸出或閘之中斷請求信號輸出端之信號狀態及該標的裝置之裝置端中斷請求信號之信號狀態，而產生一閘道信號，以決定該標的裝置所產生之裝置端中斷請求信號通過該閘道電路送至該輸出或閘或是佇列在該閘道電路中；所述匯流排邏輯閘道電路使用非軟體方式以處理該些中斷請求信號。
  2. 如申請專利範圍第1項之複數個中斷請求信號之匯流排邏輯閘道電路，其中每一個閘道電路中更包括有一反向器，該反向器具有一輸入端及一輸出端，其中該輸入端係連接於該輸出或閘之中斷請求信號輸出端，而輸出端係連接於該閘道電路。
  3. 如申請專利範圍第2項之複數個中斷請求信號之匯流排邏輯閘道電路，其中該閘道電路包括有：一及閘，具有一裝置端中斷請求信號輸入端、一閘道信號輸入端及一輸出端，其中該裝置端中斷請求信號輸入端係連接至其中一標的裝置，以接收該標的裝置所產生之裝置端中斷請求信號，而該輸出端係連接至該輸出或閘之其中一輸入端；一或閘，具有一第一輸入端、一第二輸入端及一輸出端，其中該第一輸入端係連接至該及閘的輸出端，該第二輸入端係連接於該反向器之輸出端，該輸出端係連接至該及閘之閘道信號輸入端，該或閘依據該及閘之輸出端及輸出或閘之中斷請求信號輸出端之狀態，而產生一閘道信號送至該及閘之閘道信號輸入端。
  4. 如申請專利範圍第3項之複數個中斷請求信號之匯流排邏輯閘道電路，其中該閘道電路中之及閘具有一重置輸入端，連接至一重置信號。
  5. 如申請專利範圍第1項之複數個中斷請求信號之匯流排邏輯閘道電路，其中該匯流排係一ISA匯流排。
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