JPS6074174A

JPS6074174A - メモリ・アクセス方式

Info

Publication number: JPS6074174A
Application number: JP58181425A
Authority: JP
Inventors: Hideo Abe; 英雄阿部; Shuichi Kuniyoshi; 秀一国吉; Shuichi Tonami; 礪波　修一; Zenichi Yashiro; 善一矢代
Original assignee: Fujitsu Ltd; Nippon Telegraph and Telephone Corp
Current assignee: Fujitsu Ltd; Nippon Telegraph and Telephone Corp
Priority date: 1983-09-29
Filing date: 1983-09-29
Publication date: 1985-04-26
Also published as: JPH0140432B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】発明の技術分野本発明はメモリ・アクセス方式、さらに詳しく言えば、
高速アクセス・モードであるニブル・モードを有する記
憶素子を備えたメイン・メモリにニブル・モードで高速
アクセスを可能とした装置と高速アクセスが不可能な装
置とを共通バスを介して接続した場合における効率的な
メモリ・アクセス方式に関する。

従来技術と問題点複数の装置から共通バスを介してメイン・メモＩ）　ｋ
アクセスするシステムにおいて高速なアクセスを実現す
る方式として、上記複数の装置のメモリ・アクセスをメ
イン・メモリの最も高速なアクセス・モードに統一する
方式が従来より知られている。高速アクセス・モードと
してニブル・モードを用いる場合、上記の従来公知の方
式では連続したアドレスへのアクセス頻度が低い場合で
は、処理が複雑となる割には高速化の実効が小さいとい
う欠点がある。

一方連続アドレス・アクセス時のみニブル・モードで、
高速アクセスする方式が考えられるが、通常ニブル・モ
ードでは４ワ一ド単位ですなわち〜４つのアドレスの連
続アクセスを行なうが、この方式ニオイては４ワードの
連続したアドレスへのアクセス以外ではニブル・モード
によらず通常の１ワ一ド単位のアクセスが必要となシ、
メイン・メモリをアクセスする装置において、ニブル・
モードと通常のモードとの２種類のアクセス・モードを
制御しなければならず処理が複雑となる欠点がある。

発明の目的本発明は、連続アドレス・アクセス頻度が高く、高速ア
クセス全必要とする装置と高速アクセス全必要としない
装置とを共通バスを介してメイン・メモリにアクセスさ
せる場合、メイン・メモリにニブル・モードラ有する記
憶素子を設け、上記高速アクセスを必要とする装置につ
いてのみニブルモードによる高速アクセスを実行するこ
ととし、また３ワード以下の連続アドレスに対してもニ
ブル・モード・アクセスを可能とし、しかも、このよう
な場合にも複雑、な処理を行なうことなく全体として効
率的なメモリ・アクセス方式全提供することを目的とす
る。

発明の実施例以下、本発明の実施例を図面について説明する。

第１図は本発明の一実施例の構成の概略を示すブロック
図である。

図において、工はメイン・メモリ、２は連続アドレス・
アクセス頻度高く高速アクセスを必要とし、ニブル・モ
ードでアクセス可能な第１の装置、３は共通バス、４，
５は高速アクセスを必要としないニブル・モード不可能
な第２の装置、６はバス要求競合防止回路である。

なお、メイン・メモリ１の１０はメモリ制御部、１１は
ニブル・モードを有する記憶素子であシ、第１の装置２
の２０はメイン・メモリ・アクセス制御部、２１はバッ
ファ、２２はプロセツザ部である。共通ハス３はバス３
１〜３４含有し、３１はニブル・モード制御バス、３２
ハコントロール・バス、３３ｔｊ：テーク・バス、３４
ハアドレス・バスである。

第１図に示すように、第１および第２の装置を含む複数
個の装置２．４．５は共通バス３を介してメイン・メモ
リ１をアクセスすることができる。

装置２，４．５からのメイン・メモリ１に対するアクセ
ス要求、すなわち、共通バス３の要求はバス要求競合防
止回路６にて受けられ、要求が複数存在するときは、該
回路６はそのうちの８１つだけを有効としこれによシ共
通バス３の要求の競合全防止する。

第１図においては、第１の装置２は共通バス３のニブル
・モード制御バス３１を介して、メイン・メモリ１との
間にニブル・モード制御信号を送り、ニブル・モードを
有効とすることができるが、第２の装置４．５はこのイ
ンタフェースヲ有せず、メイン・メモリ１のニブルモー
ドを有効とすることができず、通常のアクセス（１ワー
ド毎にアドレスを送る）を行なう。

第２図゛は、第１図の第１の装置２およびメイン・メモ
リ１０本発明に関連する部分のさらに詳π１■な構成を
示すブロック図でちる。

第２図において、参照数字は第１図と同じものを示す。

なお、メモリ制御部１０において、１０１はデータ・バ
ッファ、１０２はアドレス・バッファ、１０３はアクセ
ス要求制御部、１０４はタイミング作成部、１０５はニ
ブル・モード制御部である。

第１の装置２のメイン・メモリ・アクセス制御部２０に
おいて、２０１はデータ・レジスタ、２０２はメイン・
メモリ・アクセス用アドレス・レジスタ、２０３はマツ
チャ、２０４は各種タイミング作成、転送ワード数制御
、等を行なう制御回路、２０８はバッファ・アクセス・
タイミング作成部である。

ここに、記憶素子１１はニブル・モードによりアクセス
可能なものである。記憶素子１１は、メモリ制御部１０
のデータ・バッファ１０１との間で、書込みデータおよ
び読出しデータを授受し、アドレス。

バッファ１０２からアドレスを受け、タイミング作成部
１０４からタイミング信号すなわち信号１ｏｓ−ｉ（Ｒ
ＡＳ、行アドレス・ストローブ信号）、信号１０８−２
（ＣＡＳ　、列アドレス・ストローブ信号）、信号１０
８−３（書込み信号）等を受ける。

アクセス要求制御部１０３は、第１および第２の装置２
，４．５からメモリ・アクセス制御信号を受けて信号１
０７を送出してタイミング作成部１０４を制御する。タ
イミング作成部１０４は、このときニブル・モード制御
部１０５よシ信号１０６−１　、１０６−２を受けてい
々ければ、１ワ一ド単位でアクセスする通常のモードで
記憶素子１１をアクセスするように信号１０Ｂ＝１　、
１０８−２　、１０８−３を送出する。しかし、第２の
装置２から上記メモリ・アクセス制徊１信号を受け、さ
らにニブル・モード制御信月をニブル・モード制御部１
０５が受けて信号１０６−１．１０６−２を送出する場
合は、　タイミング作成部１０４は信号１０７と信号１
０（ｉ−１、１０６−２との制御を受けて、ニブル・モ
ードにてアクセスを行なうようにイａ号１０８−１　、
１０８−２　、１０８−３を送出する。この動作につい
ては後でさらに詳述する。

記憶素子に対してニブル・モードにおいてアクセスする
場合は、一般に記憶素子に対しＲＡＳ、　ＣＡ、Ｓ信号
に同期して行アドレス、列アドレスを送１」ヒ」゛る。

ＣＡＳ信号によシ上記行アドレス、列アドレスに従った
アドレスＡｏにアクセスされ、ＣＡＳ’ｉ一旦おとした
のち更にＣＡＳを送るとアトにスＡＯの次のアドレスＡ
、がアクセスされ、このようにして４ワードが連続アク
セスされるが、このときのアドレスは最初のアドレスＡ
Ｏに対して１づつ順次に加算されたものが使用される。

ただし、この加算は、アドレスＡＯの最下位２桁に対し
てのみ行なわれる。

いま最初のアドレスＡＯが×・・・・・・×００（最下
位２桁が００）でちれば、　さらに連続してアドレス×
・・・・・・ＸＯＩ、Ｘ・・・・・・×１０．および×
・・・・・・×１１がアクセスされるが、最下位２桁が
ＯＯでなく、例えば１０であシ、すなわち最初のアドレ
スＡＯが×・・・・・×１０であれば、さらに連続した
アドレス×・・・・・・×１１゜×・・・・・・ｘｏｏ
　、　ｘ・・・・・・×０１がアクセスされるがアドレ
ス×・・・・・・×１１とアドレス×・・・・・・×０
０とは連続とはならない。

本発明においては、ニブル・モードの上記の不都合をな
くすため、最下位２桁が１１となったときニブル・モー
ドのアクセスを停止する。

第２図を用いて、本発明の実施例の動作を説明する。

装置２は、いま、メイン・メモリ１に対して神続アドレ
ス・アクセスを行なうものとする。

メイン・メモリ・アクセス制御部２０の制御回路２０４
はプロセツザ部２２よシのメイン・メモリ・アクセス制
御信号２３によシ、バッファ２１とメイン・メモリ１と
の間でデータ転送制御を行なう。

まづ、上記メイン・メモリ・アクセス制御信号２３によ
シニブル・モードを有効としたアクセスを行なうものと
する。該信号２３によシ、制御回路２０４はメイン・メ
モリ１を、アクセスのだめのアドレスをメイン・メモリ
・アクセス用アドレス・レジスタ２０２に設定し、さら
にこの歩進を行なうよう制御する。

さらに、上記信号２３によシ、制御回路２０４はニブル
・モード指示信号３１−１　’（ｃ−オンにする。そし
て、ニブル・モードのアクセスが行なわれるときは、ニ
ブル・モード同期タイミング３１−２全７出する。これ
等信号３１−１　、３１−２はニブル・モード制御バス
３１ヲ介して、メイン・メモリ１のメモリ制御部１０の
ニブル・モード制御部１０５に達する。

装置２のメイン・メモリ・アクセス制御部２０の回路２
０４からメイン・メモリーにアクセスするだめメモリ・
アクセス同期信号３２−１を送出する。

この信号３２−１はコントロール・バス３２ヲ介してメ
イン・メモリーのメモリ制御部１０のアクセス要求制御
部１０３に入力し、これによシアクセス要求制御部１０
３が動作してタイミング作成部１０４に対してタイミン
グ作成要求１０７を発生する。このとき、ニブル・モー
ド指示信号３１−１がオンとなっているので、ニブル・
モード制御部１０５はこの信号３１−１を受信しておシ
、この場合、装置２の制御回路２０４から送出されるニ
ブル同期タイミング信号３１−２’ｉ待って、ニブル・
モード制御部１０５内でニブル・モード・タイミング作
成指示信号１０６−１−を作成して、　タイミング作成
部１０４に送る。

タイミング作成部１０４は、信号１０７オよび１０６−
１を受信して定められたタイミングで信号１０８−１　
（ＲＡＳ）　、　１０８−２　（ＣＡＳ）および１０８
−３　（ＷＥ、書込み１信号）を記゛＠素粍送る。この際信号１０８−２　（Ｃ
ＡＳ）１０８−３　（ＷＥ）の送出タイミングは装置ｚ
の制御回路２０４から発せられる信号３１−２　（ＮＢ
Ｔ　、ニブル・モード・タイミング信号）にょシ制御さ
れる。すなわち、この信号３１−２はニブル・モード制
御部１０５に受信され、該ニブル・モード制御部１０５
がう、信号１０６−２　（ＮＢＴ　、ニブル・モード・
タイミング信号）をタイミング作成部１０４に送ｐ、タ
イミング作成部１０４はこれにより所定タイミングの信
号１０８−２　（ＣＡＳ）および１０８−３　（ＷＥ）
　ｆｆｉ作成して記憶素子１１に送受、ニブル・モード
のアクセスを行なう。

上記の各信号の送受のタイミングを第３図に示す。

第３図を参照して上記の動作全説明する。第３図におい
て３２−１はメモリ・アクセス同期信号、３４−１はア
ドレス、３２−２はで１込み（あるいは読出し）信号、
３１−１はニブル・モード指示信号、３１−２はニブル
・モード同期タイミング作成部であシ、上記４つの信号
は装置２がら共通バス３を介してメイン・メモリＩＫ同
時に送られる。信号３２−３昧アドレス受信確認信号で
メイン・メモリｌのアドレス・バッファ１０２からアク
セス要求制御部１０３を経て装置２に返送されるもの、
１０８−１．１０８−２　、１０８−３はメイン・メモ
リ１において、タイミング作成部１０４から記憶素子１
１に送出されるＲＡＳ。

ＣＡＳおよび書込み信号（ちるいは読５出１２信号）で
ある。

装置２が共通バス３を捕捉すると、ニブル・モードでア
クセスする場合は、第３図に示す信号３２−１（メモリ
・アクセス・同期信号）、３２−２（書き込み信号）　
、　３１−１．にプル・モード指示信号）を制御回路２
０４から、また、アトＩ／ス信号３４−１がメイン・メ
モリ・アクセス用アドレス・レジスタ２０２よシ、アド
レス・バッファ１０２に送ら、１する。

次いでデータ（書込み用）がデータ・レジス２０１より
データ・バッファ１０１に転送される。この動作が終了
すると、確認信号３２−３がアクセス要求制御部１０３
から装置２０制御回路２０４に返送される。

タイミング作成回路１０４はアクセス要求制御部１０３
から信号１０７を受け信号１０８−１　（ＲＡＳ）を送
出し、次いで信号１０８−２　（ＣＡＳ）　′ｆｒ送出
する。

一方、装置２におけるアドレス・レジスタ２０２中のア
ドレス情報は、信号３１−２　にプル・モード同期タイ
ミング）と同期して進歩せしめられ、が１１．であるか
監視しておシ、例えばアドレスバッファの値が××・・
・・・・ｘｉｏであれば信号２０６は出力されない。

これにより制御回路２０４は信号３１−２にプル・モー
ド・タイミング信号）を送出する。

上記信号３１−２にプル・モード同期タイミング）によ
シ、上記ＣＡＳ信号（佳停止されｃＡｓ４１は消滅する
。また書込み読出し信号３２−２が甲１込指示であれは
書込信号１０Ｂ−３が発せられ、データバッファ１０１
中のデータが該アドレス×曲・・ＸＩＯにダ１込オれる
。

続いて、装置２の制御回路２０４において下記のような
次の段階の動作を行なう。

まづ、信号３１−２　にプル・モード回期クィミング）
全一時切断し再度送出する。

上記信号３１−２に同期して、メイン・メモリ・アクセ
ス用アドレス・レジスタ２０２の内容を一歩同崩−シて
書きかえられデータバス３３−１上に送出される。

制御回路２０４の上記の動作により、前述と同様に、タ
イミング作成部１０４カら第２回目の信号１０８−２　
（ＣＡＥＩ）および同１０Ｂ−３（貫込み信号）が記憶
素子１１に送られ、上記の第２回目の信号１０８−２す
なわちＣＡＳす２が消滅したときデータ・バッファ１０
１中のデータより一歩進した次のアドレスすなわち×・
・・・・・×１１に書込まれる。

この後、装置２０制御回路２０４は、次の動作に移行す
る前に既に、データ・レジスタ２０２の内容とマツチャ
２０３の内容との一致したことを知らせる信号２０６、
すなわちニブル・モード終了信号を受けているので、ニ
ブル・モード・アクセス終了とみなして、信号３２−１
（アクセス同期信号）、信号３１−４．にプル・モード
指示信号）、信号３１−２にプル・モード同期タイミン
グ）の送出全終了しアクセスを終る。

ここで、制御回路２０４中に転送を予定しているワード
数の情報を設定しておくことも可能であって、予定した
ワード数の転送の終了を検知し、メイン・メモリ・アク
セス終了が指示されたときは信号２０６にプル・モード
終了信号）に拘らず、アクセス終了として上記一連の信
号の送出を終了する。

なお、第１の装置よシニプル・モードによらず通常のモ
ードでアクセスする場合、あるい社ニブル・モードによ
るアクセスの不可能な第２装置よりのアクセスの場合は
次の動作となる。ニブル・モードによるアクセスを実行
しない第２の装置は、第２図のメイン・メモリ・アクセ
ス制御部２０において、共通バス３のニブル・モード制
御部（ス３１に対するインタフェースは不要であって、
信号３１−１．３１−２を欠き、首だマツチャ２０３も
不要でちる。

ニブル・モードを指定しないで、すなわち、信号３１−
１　、３１−２を送らないで、例えば装置２よシメイン
・メモリ１にアクセスする場合の動作を第２図および第
４図について説明する。第４図は１ワ一ド単位でアクセ
スする通常モードでアクセスする場合の上記動作におけ
る各信号のタイミングを示す図である。

メイン・メモリ１をアクセスするときは、信号３２−１
（メモリ・アクセス同期信号）、信号３４−１（アドレ
ス信号）、信号３２−２（書込み信号ＷＥ）が前記と同
様に装置２から共通バス３を介してメイン・メモリ１に
送られる。

アクセス要求制御部１０３は、上記信号３１−２に応動
して起動され、アドレスがアドレス・バッファ１０２に
転送されたことを確認して信号３ｌ−３（確認信号ＤＡ
ＣＫ　）を返送し、　また信号１０７をタイミング作成
部１０４に送シ、信号１０８−１　（ＲＡＳ）、次いで
信号１０８−２　（ＣＡＳ）、さらに次いで信号１０８
−３（書込み信号ＷＥ）が、記憶素子１１に送出される
。

この場合は、ニブル・モード制御部１０５は起動されず
、従って信号１０６１　、１０６−２は発せられないの
で信号１０８−２　（ＣＡＳ）　、　１０Ｂ−３（１ｌ
ｊ−込み信号ＷＥ）は断続されず、アドレス・バッファ
１０２の中のアドレスにデーダバツファ１０１の中のデ
ータを７１き込む。この場合、通常モードのアクセス、
すなわち、メイン・メモリｌに１つのアドレス全送シ、
該アドレスにデータを書込み１つのアクセスを終了する
アクセス、が行なわれ、ニブル・モードのアクセスは行
橙われない。

上記の実施例においては、メイン・メモリへデータを書
込む場合について説明したが、メイン・メモリから読出
す場合も同（羊にニブル・モードの制御を行なうことが
できる。

本発明は上記の実施例に限定されるものではなく、その
技術的範囲内で種々の変形が可能である。

発明の効果本発明は上記のように構成されているので、本発明によ
れば、共通バスを介して複数の装置がメイン・メモリに
アクセスするシステムにおいて、上記複数の装置のうち
の高速アクセスの必要なト置からはニブル・モードによ
る高速アクセスを可能とし、この際ニブル・モードによ
る高速アクセスの不要な他の装置に対して彩替を与える
ことなく、４ワード以下の任意の連続アドレスで高速ア
クセスが可能となるため、上記のようなシステムにおい
て、システム全体のメモリ・アクセスを効率的とするこ
とが可能となる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例のオ背成の概略を示すブロッ
ク図、第２図は第１図の実施例におけるニブル・モード
でアクセス可能な第２の装置どメイン・メモリのさらに
詳細な構成金示すブロック図、第３図は上記実施例にお
けるニブル・モードの有効の場合の各信号の送受のタイ
ミングを示す図、第４図は同じくニブル・モードでｉい
場合＋７）ＩＮ号の送信のタイミングを示す図である。１・・・メイン・メモリ、２・・・ニブル・モードでア
クセス可能な装置、３・・・共通バス、４．訃・・ニブ
ル・モード不可能装置、６・・・バス要求競合防止回路
、１０・・・メイン・メ千り制御部、１１・・・記憶素
子、１０１・・・データ・バッファ、１ｏ２・・・アド
レス・バッファ、１０３・・・アクセス要求制御部、１
ｏ４・・・タイミング作成部、１０５・・・ニブル・モ
ードｆｌｉ’！御部、２０・・・メイン・メモリ・アク
セス制御部、２１・・・バッファ、２２・・・プロセツ
ザ部、２０１・・・データ・ｌ／レジスフ２０２・・・
メイン・メモリ・アクセス用アドレス・レジスフ、２０
３・・・マツチャ、２ｏ４・・・制仰回路、２ｏ８・・
・バッファ・アクセス・タイミング作成部、３１・・・
ニブル・モードｆｌｉｌｌ　ａｌｌバス、３２・・・コ
ントロール・バス、３３・・・テーダハス、３４・・・
アドレス・バス、３１−１・、ニブル・モード指示信号
、３ｊ−２・・・ニブル・モート同期タイミング。

Claims

【特許請求の範囲】

メイン・メモリのニブル・モードを有効として高速でメ
イン・メモリにアクセスすることが可能な第１の装置と
１ワ一ド単位でアクセスする通常のモードでメイン・メ
モリをアクセスする第２の装置とを含む複数個の装置か
ら、共通バスを介して、連続しだ４ワード以下のアドレ
スに対して連続して高速アクセス可能なニブル・モード
・アクセスの有効な記憶素子よりなるメイン・メモリに
アクセスするシステムにおいて、上記高速アクセス可能
な第１の装置はメイン・メモリ・アクセス時、連続した
アドレスへのアクセスである場合ニブル“モード・アク
セス指示信号とニブル゛モード・アクセス同期タイミン
グを送出してニブル・モードにてメイン・メモリをアク
セスし７、ニブル・モードでアクセス中、上記ニブル・
モード・アクセス同期タイミングに同期して、メイン・
メモリ・アクセス用アドレス°レジスクを歩進させ、該
アドレス・レジスタの最下位の２ビツトの値が所定の値
となったことで、自らニフ゛ル・モード・アクセス終了
を識別し、上記ニブル・モード・アクセス指示信号をオ
フとしニブル・モード・アクセスを終了するよう構成さ
れ、一方、メイン・メモリはニブル・モード・アクセス
指示信号を受（ｉ　しているときは、ニブル・モード・
アクセス同期タイミングに同期して、ニブル・モードに
て高速に記憶素子にアクセスさせ、ニブル・モード・ア
クセス指示信号がオフとなったことで、ニブル・モード
・アクセスを終了し、次の任意装置からのメモリ・アク
セスに備え、まだニブル・モード・アクセス指定のない
メモリ・アクセス要求を受信し〆こときは、通常のｌワ
ードのアクセス・モードで記憶素子にアクセスするよう
構成されたこと全特徴とするメモリ・アクセス方式。