JPH0778991B2

JPH0778991B2 - 半導体メモリ

Info

Publication number: JPH0778991B2
Application number: JP63328168A
Authority: JP
Inventors: 圭司丸山; 良輔松尾
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-07-26
Filing date: 1988-12-26
Publication date: 1995-08-23
Anticipated expiration: 2010-08-23
Also published as: JPH02126493A; DE68918193D1; KR910003656A; EP0352768B1; KR930004708B1; EP0352768A3; US5031147A; EP0352768A2; DE68918193T2

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は半導体メモリに係り、特に半導体メモリ回路の
動作を制御するためのカウンタ比較回路を有する半導体
メモリに関する。

（従来の技術）ダイナミック型メモリセルを使用している半導体メモリ
は、セルデータ保持のためにリフレッシュが必要であ
り、外部からのリフレッシュ動作要求信号が入力すると
必ずリフレッシュ動作を行う。ここで、リフレッシュ動
作を行うシステムについて考えると、外部からのリフレ
ッシュ動作要求信号が入力すると必ずリフレッシュ動作
を行うため、メモリが必要としているリフレッシュ動作
回数以上のリフレッシュ動作を行う場合がある。メモリ
にとって必要以上のリフレッシュ動作を行うと、不要な
リフレッシュ動作電流を消費する。

また、メモリを複数個使用したシステムでは、一般に外
部からのリフレッシュ動作要求信号はデコードせずに全
てのメモリに供給するため、上記外部からのリフレッシ
ュ動作要求信号が出力されると全てのメモリがリフレッ
シュ動作を行ない、大きなリフレッシュ動作電流が消費
され、特に、電源のバックアップにバッテリーを使用す
るシステムではバッテリーの寿命が短くなる。さらに、
システムの電源に上記大きなリフレッシュ動作電流によ
り負担がかかると、電源雑音が発生し、システムの誤動
作の原因ともなる。

上記したようなリフレッシュ動作に関するシステムに依
存する問題を、メモリ自身で解決し得ると共にリフレッ
シュ動作平均電流を大幅に削減し得る機能を有するメモ
リのシステムを設計する場合、例えば第９図に示すよう
なシステムが考えられる。以下、このシステムの概要を
説明する。91はメモリ内部回路のクロックパルスとは非
同期に動作する発振回路を含んだリフレッシュ周期発生
回路であり、電源投入後、常にある一定な周期を持つク
ロックパルスφ_４を出力する。92はリフレッシュ必要回
数をカウントするリフレッシュ必要回数記憶回路（以
後、キャリアカウンタと略記する）であり、クロックパ
ルスφ_４を受けてカウントアップ動作し、リフレッシュ
動作中に出力さるるリフレッシュ実行信号φ_３を受けて
カウントダウン動作する。93はキャリアカウンタ出力検
知回路であり、キャリアカウンタの出力φ_５の各位ビッ
トが全て低レベル“L"の時にキャリアカウンタ検知信号
φ_６を出力する（“H"レベルにする）。94はキャリアカ
ウンタ検知信号φ_６と外部からのリフレッシュ要求信号
φ_１が入力するリフレッシュ要求制御回路であり、キャ
リアカウンタ検知信号φ_６により活性化制御され、この
検知信号φ_６が“L"の時に活性状態になり、この検知信
号φ_６が“H"の時に非活性状態になる。このリフレッシ
ュ要求制御回路94は、活性化状態の時には外部からのリ
フレッシュ要求信号φ_１を受けて内部リフレッシュ要求
信号φ_２を出力し、非活性化状態の時には外部からのリ
フレッシュ要求信号φ_１を受けても内部リフレッシュ要
求信号φ_２を出力しない。95はリフレッシュクロック発
生回路であり、内部リフレッシュ要求信号φ_２を受けて
半導体メモリ回路のリフレッシュ動作を行う。

上述したようなシステムにすれば、リフレッシュ周期発
生回路91の出力であるクロックパルスφ_４に対して外部
からのリフレッシュ要求信号φ_１の周期が早ければ、キ
ャリアカウンタ92はカウントアップ動作よりもカウント
ダウン動作を多く実行する。キャリアカウンタ出力であ
るφ_５の各位ビットが全て低レベル“L"になるまでの間
は、リフレッシュ要求制御回路94が活性化状態になり、
外部からのリフレッシュ要求信号φ_１を受けて内部リフ
レッシュ要求信号φ_２を出力し、リフレッシュ動作を行
うが、やがてキャリアカウンタ出力であるφ_５の各位ビ
ットが全て低レベル“L"になると、キャリアカウンタ検
知信号φ_６が出力し、リフレッシュ要求制御回路94が非
活性化状態になり、外部からのリフレッシュ要求信号φ
_１を受けても内部リフレッシュ要求信号φ_２を出力せ
ず、リフレッシュ動作を行わなくなる。

その後のリフレッシュ動作は、リフレッシュ周期発生回
路91の出力であるクロックパルスφ_４の周期により決ま
り、このクロックパルスφ_４によりキャリアカウンタを
カウントアップ動作させ、リフレッシュ要求制御回路94
を活性化させ、外部からのリフレッシュ要求信号φ_１を
受けて内部リフレッシュ要求信号φ_２を出力してリフレ
ッシュ動作を行わせ、これによりキャリアカウンタ92を
カウントダウン動作させ、再び、リフレッシュ要求制御
回路94を非活性化状態にする。

従って、一度、キャリアカウンタ出力であるφ_５の各位
ビットが全て低レベル“L"になると、その後のリフレッ
シュ動作は、リフレッシュ周期発生回路91の出力である
クロックパルスφ_４の周期により決まるので、外部から
のリフレッシュ要求信号φ_１を時間的に選択する機能を
メモリ自身で持ち、不要なリフレッシュ動作を制限し、
リフレッシュ動作平均電流を低減できることになる。

（発明が解決しようとする課題）しかし、上記したようなシステムを実現しようとする場
合には、以下に述べるようないくつかの問題がある。そ
の１つの問題は、キャリアカウンタ92をカウントアップ
動作およびカウントダウン動作させなければならず、そ
の回路構成が非常に困難である。もう１つの問題は、互
いに非同期なリフレッシュ周期発生回路91の出力（クロ
ックパルスφ_４）とリフレッシュクロック発生回路95の
出力（リフレッシュ実行信号φ_３）とによってキャリア
カウンタ92が制御されるので、ある確率でキャリアカウ
ンタ92がカウントアップ動作およびカウントダウン動作
を同時に行うことがあり、キャリアカウンタが誤動作す
る。

従って、上記したようなリフレッシュを必要回数をカウ
ントするキャリアカウンタのカウントアップ動作および
カウントダウン動作を利用するシステムは、実際に採用
することができないという問題がある。

本発明は、上記したような問題点を解決すべくなされた
もので、その目的は、外部からのリフレッシュ要求信号
をメモリ自身で時間的に選択的に受け入れる機能を実現
でき、リフレッシュ動作平均電流を大幅に削減し得る半
導体メモリを提供することにある。

また、本発明の別の目的は、外部からのリフレッシュ要
求信号をメモリ自身で時間的に選択的に受け入れる機能
を実現するために使用されるカウンタ比較回路におい
て、カウンタの内部伝搬遅延や配線の抵抗分や容量分に
よる遅延があっても、一時的に疑似的なカウンタ比較信
号が出力することを防止でき、真のカウンタ比較信号を
安定に出力することが可能になり、上記機能の信頼性を
向上し得る半導体メモリを提供することにある。

［発明の構成］（課題を解決するための手段）本発明の半導体メモリは、半導体メモリ回路と、この半
導体メモリ回路の動作に関連して少なくとも一部のカウ
ンタが動作するカウンタ部と、このカウンタ部の独立し
た２個のカウンタの各位ビットに対応する出力同士を比
較し、出力が前記半導体メモリ回路の制御に用いられる
カウンタ比較回路とを具備し、前記半導体メモリ回路の
メモリセルはリフレッシュを必要とするダイナミック型
メモリセルを使用しており、前記カウンタ部の独立した
２個のカウンタのうちの一方のカウンタは前記半導体メ
モリ回路のリフレッシュ必要回数をカウントし、他方の
カウンタは前記半導体メモリ回路の実際に実行したリフ
レッシュ動作回数をカウントし、前記カウンタ比較回路
の出力により、外部から前記半導体メモリ回路に対して
リフレッシュ動作を要求するためのリフレッシュ要求信
号を時間的に選択するように制御することを特徴とす
る。

（作用）半導体メモリ回路が必要とするリフレッシュ動作回数を
カウントするカウンタ部の出力と実際に実行したリフレ
ッシュ動作回数をカウントしたカウンタ部の出力とをカ
ウンタ比較回路で比較し、この比較信号が一致しない場
合には、外部からのリフレッシュ要求信号を受けてリフ
レッシュ動作を行い、比較信号が一致する場合には、外
部からのリフレッシュ要求信号を無視してリフレッシュ
動作を行わないように制御することによって、外部から
のリフレッシュ要求信号をメモリ自身で時間的に受け入
れて選択的にリフレッシュ動作を行うことができるよう
になり、リフレッシュ動作平均電流を大幅に削減するこ
とができるようになる。

また、半導体メモリ回路が必要とするリフレッシュ動作
回数をカウントするカウンタ部の出力と実際に実行した
リフレッシュ動作回路をカウントしたカウンタ部の出力
とをカウンタ比較回路で比較する場合、カウンタの内部
伝搬遅延や配線の抵抗分や容量分による遅延によって比
較回路に一時的に疑似的な比較信号が出力しても、この
ときラッチ回路は入力を閉じて従前の真の比較信号を保
持した状態で安定に出力するラッチ状態になる。そし
て、比較回路の出力レベルが真の比較信号に安定したの
ち、ラッチ回路が比較回路の真の比較信号を取り込む
（前記ラッチ状態を解放する）ようになる。

（実施例）以下、図面を参照して本発明の一実施例を詳細に説明す
る。

第１図はダイナミック型メモリセルを使用した半導体メ
モリ回路10を内蔵している半導体メモリ集積回路を示し
ている。１は半導体メモリ回路10の内部回路のクロック
パルスとは非同期に動作する発振回路を含んだリフレッ
シュ周期発生回路であり、電波投入後、常にある一定な
周期を持つクロックパルスφ_４を出力する。このクロッ
クパルスφ_４の周期は、なるべく長く設定されている
が、メモリセルの記憶保持特性により上限が決まる。２
は複数個のフリップフロップ回路ｄ−１〜ｄ−３からな
り、リフレッシュ必要回数をカウントするリフレッシュ
必要回数カウンタ部（以後、キャリアカウンタと略記す
る）であり、クロックパルスφ_４を受けてその“L"レベ
ルから“H"レベルへの立上がり時にカウントアップ動作
する。３は複数個のフリップフロップ回路ｆ−１〜ｆ−
３からなり、リフレッシュ動作中に出力されるリフレッ
シュ実行信号φ_３を受けてその“L"レベルから“H"レベ
ルへの立上がり時にカウントアップ動作し、実際に実行
したリフレッシュ動作回数をカウントするカウンタ部
（以後、リフレッシュカウンタと略記する）である。４
はカウンタ比較回路であり、キャリアカウンタ２の出力
C₀〜C₂とリフレッシュカウンタ３の出力R₀〜R₂との対応
する各位ビット同士を比較し、一致しているかどうかを
検知するために用いられる。このカウンタ比較回路４
は、２個のカウンタ２、３の各位ビットに対応する出力
同士（C₀,R₀）、（C₁,R₁）、（C₂,R₂）が入力する複数
個の排他的オア回路ｇ−１〜ｇ−３と、これらの排他的
オア回路ｇ−１〜ｇ−３の各出力ａ〜ｃが入力して比較
信号φ_７を出力するノア回路ｇ−Ｎとからなる。排他的
オア回路（たとえばｇ−１）の動作は次の真理値表で示
される。

上記真理値表に示すように、排他的オア回路の入力であ
る２個のカウンタ部2,3の各位ビットの出力レベルが一
致したとき、排他的オア回路の出力が“L"レベルとな
る。なお、排他的オア回路ｇ−2,g−３も同様な動作を
する。

また、カウンタ比較回路４の動作は次の真理値表で示さ
れる。

上記真理値表に示すように、２個のカウンタ部２、３の
各位ビットが一致した時に排他的オア回路の出力が全て
“L"レベルとなり、比較信号φ_７は“H"レベルとな。

５は比較信号φ_７と外部からのリフレッシュ要求信号φ
_１とが入力するリフレッシュ要求制御回路であり、比較
信号φ_７により活性化制御され、比較信号φ_７が“L"の
時に活性状態になり、比較信号φ_７が“H"の時に非活性
状態になる。このリフレッシュ要求制御回路５は、非活
性化状態の時には外部からのリフレッシュ要求信号φ_１
を受けても内部リフレッシュ要求信号φ_２を出力せず、
活性化状態の時には、外部からのリフレッシュ要求信号
φ_１が“H"レベルから“L"レベルに立下がった時にリフ
レッシュ要求として受入れ、内部リフレッシュ要求信号
φ_２を“H"レベルから“L"レベルに立下げて出力する。
６はリフレッシュクロック発生回路であり、内部リフレ
ッシュ要求信号φ_２が“H"レベルから“L"レベルに立下
がった時に半導体メモリ回路10のリフレッシュ動作を行
い、リフレッシュ実行信号φ_３を出力する。

次に、第１図の回路におけるリフレッシュ制御動作につ
いて第２図を参照しながら説明する。リフレッシュ周期
発生回路１の出力であるクロックパルスφ_４に対して外
部からのリフレッシュ要求信号φ_１の周期が早ければ、
キャリアカウンタ２のカウントアップ動作よりもリフレ
ッシュカウンタ３のカウントアップ動作を多く実行す
る。この２つのカウンタ２、３の各位ビットに対応する
出力同士が一致するまでの間は、カウンタ比較回路４の
比較信号φ_７は“L"であり、リフレッシュ要求制御回路
５が活性化状態になり、外部からのリフレッシュ要求信
号φ_１を受けて内部リフレッシュ要求信号φ_２を出力
し、リフレッシュ動作を行うが、やがて２つのカウンタ
２、３の各位ビットに対応する出力同士が一致してカウ
ンタ比較回路４の比較信号φ_７が“H"になると、リフレ
ッシュ要求制御回路５が非活性化状態になり、外部から
のリフレッシュ要求信号φ_１を受けても内部リフレッシ
ュ要求信号φ_２を出力せず、リフレッシュ動作を行わな
くなる。

その後のリフレッシュ動作は、リフレッシュ周期発生回
路１の出力であるクロックパルスφ_４の周期により決ま
り、このクロックパルスφ_４によりキャリアカウンタ２
をカウントアップ動作させ、リフレッシュ要求制御回路
５を活性化させ、外部からのリフレッシュ要求信号φ_１
を受けて内部リフレッシュ要求信号φ_２を出力してリフ
レッシュ動作を行わせ、これによってリフレッシュカウ
ンタ３をカウントアップ動作させ、再び、リフレッシュ
要求制御回路５を非活性化状態にする。

換言すれば、リフレッシュカウンタ３の出力内容がキャ
リアカウンタ２の出力内容に追いついて一致するまで外
部からのリフレッシュ要求信号φ_１を受け入れてリフレ
ッシュ動作を行い、一致すると、リフレッシュ要求制御
回路５が非活性化状態になり、外部からのリフレッシュ
要求信号φ_１を受入れてもリフレッシュ動作を行わな
い。故に、リフレッシュカウンタ３の出力内容がキャリ
アカウンタ２の出力内容を越えてまでもリフレッシュカ
ウンタ３がカウントアップ動作することはなく、キャリ
アカウンタ２の出力内容とリフレッシュカウンタ３の出
力内容との差は、その時点での外部からのリフレッシュ
要求信号φ_１を受入れてリフレッシュ動作を実行する回
数となる。

また、一度、リフレッシュカウンタ３の出力内容がキャ
リアカウンタ２の出力内容と一致して外部からのリフレ
ッシュ要求信号φ_１を無視する状態になると、リフレッ
シュ周期発生回路１の出力であるクロックパルスφ_４が
キャリアカウンタ２をカウントアップ動作させ、リフレ
ッシュ要求制御回路５を活性化させるまで、リフレッシ
ュ動作を行わない。

従って、一度、カウンタ比較回路４の比較信号φ_７が
“H"になると、その後のリフレッシュ動作は、リフレッ
シュ周期発生回路１の出力であるクロックパルスφ_４の
周期により決まるので、外部からのリフレッシュ要求信
号φ_１を時間的に選択する機能をメモリ自身で持ち、リ
フレッシュ周期発生回路１の出力クロックパルスφ_４の
周期を適切に設定することにより、不要なリフレッシュ
動作を制限し、リフレッシュ動作平均電流を低減でき
る。

ここで、キャリアカウンタ２、リフレッシュカウンタ３
およびカウンタ比較回路４は、リフレッシュサイクルの
規格（1Mビットのメモリでは、512サイクル/8ms）の時
間内にキャリアカウンタ２がオーバーフロー（ここで
は、一巡することを示す）しないように、それぞれの桁
数を多くしておく必要がある。

第３図（ａ）および（ｂ）は、リフレッシュ要求制御回
路５の一具体例およびその動作波形の一例を示してい
る。即ち、外部からのリフレッシュ要求信号φ_１はイン
バータI1を経てナンドゲートNA1の一方の入力になり、
インバータI1の出力は遅延用の三段のインバータI2〜I4
を経てナンドゲートNA1の他方の入力になる。このナン
ドゲートNA1の出力は、インバータ15を経てナンドゲー
トNA2の一方の入力になり、カウンタ比較回路４の比較
信号φ_７がインバータ16を経てナンドゲートNA2の他方
の入力になる。このナンドゲートNA2の出力ｂは、２個
のナンドゲートNA3およびNA4がクロス接続されてなるフ
リップフロップ回路FFのセット入力になる。このフリッ
プフロップ回路FFの出力ｃは、遅延回路DLを経てナンド
ゲートNA5の一方の入力になり、遅延回路DLの出力ｈは
遅延用の三段のインバータI7〜I9を経てナンドゲートNA
5の他方の入力になり、このナンドゲートNA5の出力ｆ
は、ナンドゲートNA6の一方の入力になる。

また、遅延回路DLの出力ｈは、インバータI10を経てノ
アゲートNRの一方の入力になり、インバータI10の出力
は遅延用の六段のインバータI11〜I16を経てノアゲート
NRの他方の入力になる。このノアゲートNRの出力は、イ
ンバータI17を経てナンドゲートNA6の他方の入力にな
り、このナンドゲートNA6の出力は、インバータI18を経
てフリップフロップ回路FFのリセット入力になる。この
フリップフロップ回路FFの出力ｃは、インバータI19を
経て内部リフレッシュ要求信号φ_２として出力する。イ
ンバータI10、11〜I16、ノアゲートNRおよびインバータ
I17は、イニシャライズ回路INTを形成しており、このメ
モリ集積回路の電源投入時に誤ってフリップフロップ回
路FFの出力ｃが“H"にラッチされた場合、イニシャライ
ズ回路INTの出力ｇが“L"レベルとなり、フリップフロ
ップ回路FFのリセット入力ｅを“L"レベルにする。これ
により、フリップフロップ回路FFの出力ｃを“L"レベル
にセットするためのものである。

リフレッシュ要求制御回路５において、カウンタ比較回
路４の比較信号φ_７が“L"の時は活性化状態である。即
ち、外部からのリフレッシュ要求信号φ_１が“H"から
“L"になると、ナンドゲートNA1の出力は、三段のイン
バータI2〜I4による信号遅延により一時的に“L"にな
り、インバータI5の出力ａは一時的に“H"になる。この
時、比較信号φ_７が入力しているインバータI6の出力は
“H"であるので、ナンドゲートNA2の出力ｂは一時的に
“L"になる。このナンドゲートNA2の出力ｂの“H"から
“L"への立下がりによりフリップフロップ回路FFの出力
ｃが“L"から“H"に立上がり、これによってリセット出
力ｄが“H"から“L"へ立下がる。フリップフロップ回路
FFの出力ｃが“L"から“H"に立上がると、インバータI1
9の出力（内部リフレッシュ要求信号φ_２）は“H"から
“L"へ立下がり、遅延回路DLの出力が“L"から“H"にな
り、ナンドゲートNA5の出力は、三段のインバータI7〜I
9による信号遅延により一時的に“L"になり、イニシャ
ライズ回路INTの出力は、六段のインバータI11〜I16に
よる信号遅延があるので“H"のままである。

従って、ナンドゲートNA6の出力は、ナンドゲートNA5の
出力を反転して一時的に“H"になり、インバータI18の
出力ｅは一時的に“L"になる。これにより、フリップフ
ロップ回路FFのリセット出力ｄが“L"から“H"に立上が
り、これによって出力ｃが“H"から“L"へ立下がり、イ
ンバータI19の出力（内部リフレッシュ要求信号φ_２）
は“L"から“H"に立上がり、遅延回路DLの出力が“H"か
ら“L"へ立下がる。

これに対して、カウンタ比較回路４の比較信号φ_７が
“H"の時は非活性化状態である。即ち、外部からのリフ
レッシュ要求信号φ_１が“L"になってインバータI5の出
力ａが一時的に“H"になっても、比較信号φ_７が入力し
ているインバータI6の出力は“L"であるので、ナンドゲ
ートNA2の出力ｂは“H"のままである。従って、フリッ
プフロップ回路FFの出力ｃおよびｄは変化せず、遅延回
路DLの出力ｈは“L"のままであり、ナンドゲートNA5の
出力ｆ、イニシャライズ回路INTの出力ｇ、インバータI
18の出力ｅはそれぞれ“H"のままである。

第４図は、第１図中のカウンタ比較回路４の変形例を示
しており、第１図中に示した回路に対して比較回路４の
出力側にラッチ回路41を付加接続した点が異なり、その
他は同じであるので第１図中と同一符号を付している。
このラッチ回路41は、２個のカウンタ２、３に与えられ
るクロックパルスφ₄,φ_３のうちの少なくとも一方のク
ロックパルス（例えばカウンタ２に与えられるφ_４）に
よりラッチ制御されるものであり、カウンタ２が変化し
たのち比較回路４の出力レベルが安定するまでは入力を
閉じて従前の状態を保持するラッチ状態になり、比較回
路４の出力レベルが安定したのち上記ラッチ状態を解放
することにより比較信号φ_７を出力する機能を有する。

ラッチ回路41は、比較回路４の出力が入力し、クロック
パルスφ_４とその反転クロック▲▼により活性化制
御されるCMOSクロックドインバータ42と、このクロック
ドインバータ42の出力端に入力端が接続されているCMOS
型の第１のインバータ43と、この第１のインバータ43の
出力端（比較信号出力端）と入力端との間に第１のイン
バータ43とは入出力が逆向きに接続されているCMOS型の
第２のインバータ44とからなる。なお、クロックドイン
バータ42において、P1、P2はＰ型MOSトランジスタ、N
1、N2はＮ型MOSトランジスタ、Vccは電源電圧、Vssは接
地電位である。

カウンタ２、３および比較回路４の動作は、第１図を参
照して前述したのと同様であるのでその詳述を省略し、
以下、ラッチ回路41の動作を中心にしてカウンタ比較回
路の動作を第５図を参照して説明する。クロックパルス
φ_４が“L"、反転クロック▲▼が“H"のときには、
クロックドインバータ42が活性化されて通常のインバー
タと同等な動作により比較回路４の出力を反転させ、こ
のクロックドインバータ42の出力を第１のインバータ43
が反転させて比較信号φ_７を出力する。なお、この場
合、クロックドインバータ42の出力の変化に対して第２
のインバータ44の出力が妨害しないように第２のインバ
ータ44のサイズ（駆動力）を予め適切に設定しておく必
要がある。

いま、リフレッシュカウンタ３の出力（R₀,R₁,R₂）が対
応して例えば“L"、“L"、“H"の場合に、φ_４が“L"か
ら“H"に立上がったときにキャリアカウンタ２の内部伝
搬遅延によりその出力（C₀,C₁,C₂）が対応して“H",
“L",“H"から“L",“H",“H"に順次（非同期）に変化
すると、比較回路４の排他的オア回路ｇ−１、ｇ−２の
各出力a,bが順次に不一致出力状態になり、この出力a,b
の時間差部分で一時的にノア回路ｇ−Ｎの出力に疑似的
な比較信号ｓが出力する。しかし、このとき、クロック
ドインバータ42が非活性化状態になるので、その出力は
入力（比較回路部４の出力）の状態に関係しなくなり、
従前の真の比較信号φ_７を第１のインバータ43と第２の
インバータ44とで保持した状態で安定に出力するラッチ
状態になる。

ここで、キャリアカウンタ２のクロックパルスφ_４が
“H"の状態のパルス幅の時間をT1、クロックパルスφ_４
が“L"から“H"に立上がってから比較回路部４の出力端
に生じる疑似的な比較信号ｓが真の比較信号φ_７に安定
するまでの時間をT2で現した場合、T1＞T2の関係に設定
しておく。そうすると、上記したように比較回路部４の
出力端に一時的に疑似的な比較信号ｓが出力しても、こ
のときにラッチ回路41は入力を閉じているので上記疑似
的な比較信号ｓが出力することを防止できる。そして、
比較回路部４の出力レベルが真の比較信号φ_７に安定し
たのちクロックパルスφ_４が“L"になると、前記したよ
うにクロックドインバータ42が活性化して比較回路部４
の真の出力レベルを取り込む（前記ラッチ状態を解放す
る）ようになる。

なお、上記したような非同期カウンタに限ることなく、
同期カウンタであっても、配線の抵抗分や容量分による
遅延に起因して疑似的な比較信号ｓが発生する場合にも
上記したようなカウンタ比較回路を適用して有効であ
る。

また、ラッチ回路41は、上記実施例に限らず、例えば第
６図および第７図に示すように種々の構成が可能であ
る。即ち、第６図のラッチ回路は、第４図のラッチ回路
41におけるクロックドインバータ42をCMOSトランスファ
ゲート51に変更し、第１のインバータ43の出力側にCMOS
型の第３のインバータ52を付加接続した点が異なるもの
である。トランスファゲート51は、Ｐ型MOSトランジス
タP3およびＮ型MOSトランジスタN3からなり、クロック
パルスφ_４が“L"、反転クロック▲▼が“H"のとき
に活性化される。

また、第７図のラッチ回路は、クロックパルスφ₃,φ_４
をノアゲート53に入力して反転クロック▲▼を生成
し、この反転クロック▲▼をインバータ54に入力し
てクロックパルスφ_０を生成し、これらのφ_０および▲
▼を第４図のラッチ回路41におけるφ_４および▲
▼に代えて使用したものである。この場合には、前記
したようにクロックパルスφ_４が与えられるキャリアカ
ウンタ２の内部伝搬遅延に起因して疑似的な比較信号ｓ
が出力することを防止できると共に、クロックパルスφ
_３が与えられるリフレッシュカウンタ３の内部伝搬遅延
に起因して疑似的な比較信号ｓが出力することも防止で
きる。

なお、前記第１図中のリフレッシュカウンタ３は、半導
体メモリ回路10の内部アドレスカウンタと共用してもよ
く、その一例として疑似SRAM（Pseudo Static Random A
ccess Memory、以後、PSRAMと略記する。）を第８図に
示している。このPSRAMにおいて、61はリフレッシュア
ドレスカウンタ、62はローアドレス信号とリフレッシュ
アドレスカウンタ61の出力とを切換え選択するローアド
レスバッファ、63はローデコーダ、64はリフレッシュを
必要とするダイナミック型メモリセルを使用したメモリ
セルアレイ、65はカラムアドレス信号が入力するカラム
アドレスバッファ、66はカラムデコーダ、67はセンスア
ンプ・入出力（I/O）ゲート、68はデータ入力バッフ
ァ、69はデータ出力バッファ、70はI/Oピン、71はライ
トイネーブル（▲▼）信号入力ピン、72は▲▼
信号入力バッファ、73は出力イネーブル（▲▼）信
号入力ピン、74は▲▼信号入力バッファ、75はチッ
プイネーブル（▲▼）信号入力ピン、76は第１のク
ロック信号発生回路、77はチップセレクト（▲▼）
信号入力ピン、78は第２のクロック信号発生回路、79は
クロック信号バッファ、80はリフレッシュ制御回路、81
はリフレッシュクロック発生回路、82は外部からのリフ
レッシュ要求信号φ_１（▲▼）が入力する▲
▼ピンである。

従来のPSRAMは、以上の構成において、オートリフレッ
シュ動作のために必要な外部からのリフレッシュ要求信
号φ_１およびセルフリフレッシュ動作のために必要な内
部の発振回路（図示せず）からの信号がリフレッシュ制
御回路80に入力するが、本発明を適用したPSRAMは、以
上の構成に対してリフレッシュ要求選択制御部83が付加
されている。即ち、このリフレッシュ要求選択制御部83
は、第１図に示したようなリフレッシュ周期発生回路１
と、キャリアカウンタ２と、カウンタ比較回路４と、リ
フレッシュ要求制御回路５とからなる。そして、外部か
ら▲▼ピン82を経て入力するリフレッシュ要求
信号φ_１はリフレッシュ要求制御回路５に入力し、この
リフレッシュ要求制御回路５の出力である内部リフレッ
シュ要求信号φ_２がリフレッシュ制御回路80に入力す
る。また、カウンタ比較回路４は、キャリアカウンタ２
の出力とリフレッシュアドレスカウンタ61の出力とを比
較する。また、セルフリフレッシュ動作モードを実現す
るために、リフレッシュ周期発生回路１の出力はリフレ
ッシュ制御回路80にも与えられる。

本発明を適用した第８図のPSRAMにおいては、▲
▼ピン82にリフレッシュ要求信号φ_１が入力すると、
リフレッシュ要求選択制御部83は第１図を参照して前述
したように動作して内部リフレッシュ要求信号φ_２を出
力し、メモリセルアレイ64のメモリセルは必ずリフレッ
シュ動作（これはオートリフレッシュ動作と呼ばれる）
を行う。また、リフレッシュ制御回路80がリフレッシュ
周期発生回路１の出力を受付ける場合には、この出力の
周期に合わせてメモリセルのリフレッシュ動作（これは
セルフリフレッシュ動作と呼ばれる）を行うモードとな
る。

なお、上記PSRAMにおけるリフレッシュ要求選択制御部8
3のカウンタ比較回路４にも、第４図、第６図および第
７図に示したようなカウンタ比較回路を適用することが
できる。

［発明の効果］上述したように本発明の半導体メモリによれば、半導体
メモリ回路の動作に関連して少なくとも一部のカウンタ
が動作するカウンタ部を有し、このカウンタ部の独立し
た２個のカウンタの各位ビットに対応する出力同士をカ
ウンタ比較回路で比較し、この比較出力を上記半導体メ
モリ回路の制御に用いるようにしたので、例えば外部か
らのリフレッシュ要求信号をメモリ自身で時間的に選択
的に受け入れる機能を持たせることが可能になり、リフ
レッシュ動作平均電流を大幅に削減できるようになる。
即ち、外部からのリフレッシュ要求信号が入力する半導
体メモリにおいて、実際には内部のリフレッシュ周期発
生回路の出力の周期でリフレッシュ動作を行うようにな
り、半導体メモリ回路が必要とするリフレッシュ動作回
数しか実行せず、不必要なリフレッシュ動作電流を消費
しない。また、リフレッシュ要求信号を時間的に分散し
て入力するようにすれば、本発明の半導体メモリを複数
個使用したシステムにおいて、１回のリフレッシュ要求
信号入力に対して全てのメモリが実際にリフレッシュ動
作を行う確率が低くなり、リフレッシュ動作電流の集中
を防止できる。これは、各メモリのそれぞれのリフレッ
シュ周期発生回路の出力の周期にばらつきがあるため
に、このリフレッシュ周期発生回路の出力をカウントす
る各キャリアカウンタの出力が異なり、外部からのリフ
レッシュ要求信号に対して実行可能かどうかが各メモリ
の状態によって異なるためである。

また、本発明の半導体メモリによれば、２個のカウンタ
の出力を比較するカウンタ比較回路の出力側に、上記２
個のカウンタに与えられるクロックパルスのうちの少な
くとも一方のクロックパルスにより制御されるラッチ回
路を付加接続することにより、カウンタの内部伝搬遅延
や配線の抵抗分や容量分による遅延があっても、一時的
に疑似的なカウンタ比較信号が出力することを防止で
き、真のカウンタ比較信号を安定に出力することが可能
になり、前記したような外部からのリフレッシュ要求信
号をメモリ自身で時間的に選択的に受け入れてリフレッ
シュ動作平均電流を大幅に削減する機能の信頼性を向上
できる。

【図面の簡単な説明】

第１図は本発明の半導体メモリの一実施例を示すブロッ
ク回路図、第２図は第１図の回路の動作を示す波形図、
第３図（ａ）は第１図中のリフレッシュ要求制御回路の
一具体例を示す回路図、第３図（ｂ）は同図（ａ）の動
作の一例を示すタイミング図、第４図は第１図中のカウ
ンタ比較回路の一例を示す回路図、第５図は第４図のカ
ウンタ比較回路の動作を示す波形図、第６図および第７
図はそれぞれ第４図のカウンタ比較回路の変形例を示す
回路図、第８図は本発明の半導体メモリの他の実施例を
示す回路図、第９図は半導体メモリにリフレッシュ・シ
ステムを内蔵させる場合に考えられるブロック図であ
る。１……リフレッシュ周期発生回路、２、３……カウン
タ、４……比較回路、５……リフレッシュ要求制御回
路、６、81……リフレッシュクロック発生回路、10……
半導体メモリ回路、41……ラッチ回路、42……CMOSクロ
ックドインバータ、43、44、52、54……CMOS型のインバ
ータ、51……CMOSトランスファゲート、53……ノアゲー
ト、61……リフレッシュアドレスカウンタ、80……リフ
レッシュ制御回路、82……リフレッシュ要求信号入力ピ
ン、83……リフレッシュ要求選択制御部、P1〜P3……Ｐ
型MOSトランジスタ、N1〜N3……Ｎ型MOSトランジスタ、
φ_１……外部リフレッシュ要求信号、φ_２……内部リフ
レッシュ要求信号、φ_３……クロック信号、φ_４……リ
フレッシュ実行信号、φ_７……比較信号。

Claims

【特許請求の範囲】

【請求項１】半導体メモリ回路と、この半導体メモリ回
路の動作に関連して少なくとも一部のカウンタが動作す
るカウンタ部と、このカウンタ部の独立した２個のカウ
ンタの各位ビットに対応する出力同士を比較し、出力が
前記半導体メモリ回路の制御に用いられるカウンタ比較
回路とを具備し、前記半導体メモリ回路のメモリセルは
リフレッシュを必要とするダイナミック型メモリセルを
使用しており、前記カウンタ部の独立した２個のカウン
タのうちの一方のカウンタは前記半導体メモリ回路のリ
フレッシュ必要回数をカウントし、他方のカウンタは前
記半導体メモリ回路の実際に実行したリフレッシュ動作
回数をカウントし、前記カウンタ比較回路の出力によ
り、外部から前記半導体メモリ回路に対してリフレッシ
ュ動作を要求するためのリフレッシュ要求信号を時間的
に選択するように制御することを特徴とする半導体メモ
リ。
【請求項２】請求項１記載の半導体メモリにおいて、前
記カウンタ比較回路の比較信号が一致した時の出力によ
り非活性化状態に制御され、前記カウンタ比較回路の比
較信号が一致しない時の出力により活性化状態に制御さ
れるリフレッシュ要求制御回路を有し、このリフレッシ
ュ要求制御回路は、活性化状態の時に外部からのリフレ
ッシュ要求信号を受け付けて内部リフレッシュ要求信号
を出力することを特徴とする半導体メモリ。
【請求項３】請求項１または２記載の半導体メモリにお
いて、前記カウンタ比較回路は、前記カウンタ部の独立
した２個のカウンタの各位ビットに対応する出力同士を
比較する比較回路と、この比較回路の出力側に付加接続
され、前記２個のカウンタに与えられるクロックパルス
のうちの少なくとも一方のクロックパルスによりラッチ
制御され、前記クロックパルスにより前記カウンタ部の
カウンタが変化したのち前記比較回路の出力レベルが安
定するまでは入力を閉じて従前の状態を保持するラッチ
状態になり、前記比較回路の出力レベルが安定したのち
前記ラッチ状態を解放し、ラッチ出力が前記半導体メモ
リ回路の制御に用いられるラッチ回路とからなることを
特徴とする半導体メモリ。