JPH02126493A - 半導体メモリ - Google Patents

半導体メモリ

Info

Publication number
JPH02126493A
JPH02126493A JP63328168A JP32816888A JPH02126493A JP H02126493 A JPH02126493 A JP H02126493A JP 63328168 A JP63328168 A JP 63328168A JP 32816888 A JP32816888 A JP 32816888A JP H02126493 A JPH02126493 A JP H02126493A
Authority
JP
Japan
Prior art keywords
circuit
counter
refresh
output
semiconductor memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP63328168A
Other languages
English (en)
Other versions
JPH0778991B2 (ja
Inventor
Keiji Maruyama
圭司 丸山
Ryosuke Matsuo
松尾　良輔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP63328168A priority Critical patent/JPH0778991B2/ja
Priority to US07/380,336 priority patent/US5031147A/en
Priority to EP89113788A priority patent/EP0352768B1/en
Priority to DE68918193T priority patent/DE68918193T2/de
Priority to KR1019890010566A priority patent/KR930004708B1/ko
Publication of JPH02126493A publication Critical patent/JPH02126493A/ja
Publication of JPH0778991B2 publication Critical patent/JPH0778991B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/24—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using capacitors

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的コ （産業上の利用分野） 本発明は半導体メモリに係り、特に半導体メモリ回路の
動作を制御するためのカウンタ比較回路を有する半導体
メモリに関する。
（従来の技術） ダイナミック型メモリセルを使用している半導体メモリ
は、セルデータ保持のためにリフレッシュが必要であり
、外部からのリフレッシュ動作要求信号が入力すると必
ずリフレッシュ動作を行う。ここで、リフレッシュ動作
を行うシステムについて考えると、外部からのリフレッ
シュ動作要求信号が入力すると必ずリフレッシュ動作を
行うため、メモリが必要としているリフレッシュ動作回
数以上のリフレッシュ動作を行う場合がある。
メモリにとって必要以上のリフレッシュ動作を行うと、
不要なリフレッシュ動作電流を消費する。
また、メモリを複数個使用したシステムでは、一般に外
部からのリフレッシュ動作要求信号はデコードせずに全
てのメモリに供給するため、上記外部からのリフレッシ
ュ動作要求信号が出力されると全てのメモリがリフレッ
シュ動作を行ない、大きなリフレッシュ動作電流が消費
され、特に、電源のバックアップにバッテリーを使用す
るシステムではバッテリーの寿命が短くなる。さらに、
システムの電源に上記大きなリフレッシュ動作電流によ
り負担がかかると、電源雑音が発生し、システムの誤動
作の原因ともなる。
上記したようなリフレッシュ動作に関するシステムに依
存する問題を、メモリ自身で解決し得ると共にリフレッ
シュ動作平均電流を大幅に削減し得る機能を宵するメモ
リのシステムを設計する場合、例えば第り図に示すよう
なシステムが考えられる。以下、このシステムの概要を
説明する。
９１はメモリ内部回路のクロックパルスとは非同期に動
作する発振回路を含んだリフレッシュ周期発生回路であ
り、電源投入後、常にある一定な周期を持つクロックパ
ルスφ４を出力する。９２はリフレッシュ必要回数をカ
ウントするリフレッシュ必要回数記憶回路（以後、キャ
リアカウンタと略記する）であり、クロックパルスφ４
を受けてカウントアツプ動作し、リフレッシュ動作中に
出力されるリフレッシュ実行信号φ３を受けてカウント
ダウン動作する。９３はキャリアカウンタ出力検知回路
であり、キャリアカウンタの出力φ５の各位ビットが全
て低レベル”Ｌ”の時にキャリアカウンタ検知信号φ６
を出力する（“Ｈ°レベルにする）。９４はキャリアカ
ウンタ検知信号φ６と外部からのリフレッシュ要求信号
φ１が入力するリフレッシュ要求制御回路であり、キャ
リアカウンタ検知信号φ６により活性化制御され、この
検知信号φ６が“Ｌ”の時に活性状態になり、この検知
信号φ。が“Ｈｏの時に非活性状態になる。このリフレ
ッシュ要求制御回路９４は、活性化状態の時には外部か
らのリフレッシュ要求信号φ、を受けて内部リフレッシ
ュ要求信号φ２を出力し、非活性化状態の時には外部か
らのリフレッシュ要求信号φ１を受けても内部リフレッ
シュ要求信号φ２を出力しない。９５はリフレッシュク
ロック発生回路であり、内部リフレッシュ要求信号φ２
を受けて半導体メモリ回路のリフレッシュ動作を行う。
上述したようなシステムにすれば、リフレッシュ周期発
生回路９１の出力であるクロックパルスφ４に対して外
部からのリフレッシュ要求信号φ１の周期が早ければ、
キャリアカウンタ９２はカウントアツプ動作よりもカウ
ントダウン動作を多く実行する。キャリアカウンタ出力
であるφ。
の各位ビットが全て低レベル°Ｌ”になるまでの間は、
リフレッシュ要求制御回路９４が活性化状態になり、外
部からのリフレッシュ要求信号φｌを受けて内部リフレ
ッシュ要求信号φ２を出力し、リフレッシュ動作を行う
が、やがてキャリアカウンタ出力であるφ５の各位ビッ
トが全て低レベル“Ｌ”になると、キャリアカウンタ検
知信号φ６が出力し、リフレッシュ要求制御回路９４が
非活性化状態になり、外部からのリフレッシュ要求信号
φ１を受けても内部リフレッシュ要求信号φ２を出力せ
ず、リフレッシュ動作を行わなくなる。
その後のリフレッシュ動作は、リフレッシュ周期発生回
路９１の出力であるクロックパルスφ４の周期により決
まり、このクロックパルスφ４によりキャリアカウンタ
をカウントアツプ動作させ、リフレッシュ要求制御回路
９４を活性化させ、外部からのリフレッシュ要求信号φ
ｌを受けて内部リフレッシュ要求信号φ２を出力してリ
フレッシュ動作を行わせ、これによりキャリアカウンタ
９２をカウントダウン動作させ、再び、リフレッシュ要
求制御回路９４を非活性化状態にする。
従って、−度、キャリアカウンタ出力であるφ５の各位
ビットが全て低レベル°Ｌ“になると、その後のリフレ
ッシュ動作は、リフレッシュ周期発生回路９１の出力で
あるクロックパルスφ４の周期により決まるので、外部
からのリフレッシュ要求信号φ１を時間的に選択する機
能をメモリ自身で持ち、不要なリフレッシュ動作を制限
し、リフレッシュ動作平均電流を低減できることになる
。
（発明が解決しようとする課題） しかし、上記したようなシステムを実現しようとする場
合には、以下に述べるようないくつかの問題がある。そ
の１つの問題は、キャリアカウンタ９２をカウントアツ
プ動作およびカウントダウン動作させなければならず、
その回路構成が非常に困難である。もう１つの問題は、
互いに非同期なリフレッシュ周期発生回路９１の出力（
クロックパルスφ４）とリフレッシュクロック発生回路
９５の出力（リフレッシュ実行信号φ３）とによってキ
ャリアカウンタ９２が制御されるので、ある確率でキャ
リアカウンタ９２がカウントアツプ動作およびカウント
ダウン動作を同時に行うことがあり、キャリアカウンタ
が誤動作する。
従って、上記したようなリフレッシュ必要回数をカウン
トするキャリアカウンタのカウントアツプ動作およびカ
ウントダウン動作を利用するシステムは、実際に採用す
ることができないという聞届がある。
本発明は、上記したような問題点を解決すべくなされた
もので、その目的は、外部からのリフレッシュ要求信号
をメモリ自身で時間的に選択的に受け入れる機能を実現
でき、リフレッシュ動作平均電流を大幅に削減し得る半
導体メモリを提供することにある。
また、本発明の別の目的は、外部からのリフレッシュ要
求信号をメモリ自身で時間的に選択的に受け入れる機能
を実現するために使用されるカウンタ比較回路において
、カウンタの内部伝搬遅延や配線の抵抗分や容量分によ
る遅延があっても、−時的に疑似的なカウンタ比較信号
が出力することを防止でき、真のカウンタ比較信号を安
定に出力することが可能になり、上記機能の信頼性を向
上し得る半導体メモリを提供することにある。
［発明の構成コ （課題を解決するための手段） 本発明の半導体メモリは、半導体メモリ回路と、この半
導体メモリ回路の動作に関連して少なくとも一部のカウ
ンタが動作するカウンタ部と、このカウンタ部の独立し
た２個のカウンタの各位ビットに対応する出力同士を比
較するカウンタ比較回路とを具備し、このカウンタ比較
回路の出力を上記半導体メモリ回路の制御に用いること
を特徴とする。
また、本発明の半導体メモリは、半導体メモリ回路と、
この半導体メモリ回路の動作に関連して少なくとも一部
のカウンタが動作するカウンタ部と、このカウンタ部の
独立した２個のカウンタの各位ビットに対応する出力同
士を比較する比較回路と、この比較回路部の出力側に付
加接続され、上記２個のカウンタに与えられるクロック
パルスのうちの少なくとも一方のクロックパルスにより
ラッチ制御され、前記クロックパルスにより前記カウン
タ部のカウンタが変化したのち前記比較回路の出力レベ
ルが安定するまでは入力を閉じて従前の状態を保持する
ラッチ状態になり、上記比較回路の出力レベルが安定し
たのち上記ラッチ状態を解放し、ラッチ出力を上記半導
体メモリ回路の制御に用いるラッチ回路とを具備するこ
とを特徴とする。
（作　用） 半導体メモリ回路が必要とするリフレッシュ動作回数を
カウントするカウンタ部の出力と実際に実行したリフレ
ッシュ動作回数をカウントしたカウンタ部の出力とをカ
ウンタ比較回路で比較し、この比較信号が一致しない場
合には、外部からのリフレッシュ要求信号を受けてリフ
レッシュ動作を行い、比較信号が一致する場合には、外
部からのリフレッシュ要求信号を無視してリフレッシュ
動作を行わないように制御することによって、外部から
のリフレッシュ要求信号をメモリ自身で時間的に選択的
に受け入れて選択的にリフレッシュ動作を行うことがで
きるようになり、リフレッシュ動作平均電流を大幅に削
減することができるようになる。
また、半導体メモリ回路が必要とするリフレッシュ動作
回数をカウントするカウンタ部の出力と実際に実行した
リフレッシュ動作回数をカウントしたカウンタ部の出力
とをカウンタ比較回路で比較する場合、カウンタの内部
伝搬遅延や配線の抵抗分や容量分による遅延によって比
較回路に一時的に疑似的な比較信号が出力しても、この
ときラッチ回路は入力を閉じて従前の真の比較信号を保
持した状態で安定に出力するラッチ状態になる。
そして、比較回路の出力レベルが真の比較信号に安定し
たのち、ラッチ回路が比較回路の真の比較信号を取り込
む（前記ラッチ状態を解放する）ようになる。
（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明す
る。
ｍ１図はダイナミック型メモリセルを使用した半導体メ
モリ回路１０を内蔵している半導体メモリ集積回路を示
している。１は半導体メモリ回路１０の内部回路のクロ
ックパルスとは非同期に動作する発振回路を含んだリフ
レッシュ周期発生回路であり、電源投入後、常にある一
定な周期を持つクロックパルスφ４を出力する。このク
ロックパルスφ４の周期は、なるべく長く設定されてい
るが、メモリセルの記憶保持特性により上限が決まる。
２は複数個のフリップフロップ回路ｄ−１〜ｄ−３から
なり、リフレッシュ必要回数をカウントするリフレッシ
ュ必要回数カウンタ部（以後、キャリアカウンタと略記
する）であり、クロックパルスφ４を受けてその“Ｌ”
レベルから“Ｈ”レベルへの立上がり時にカウントアツ
プ動作する。
３は複数個のフリップフロップ回路ｆ−１−ｆ−３から
なり、リフレッシュ動作中に出力されるリフレッシュ実
行信号φ３を受けてその“Ｌ″レベルらＨ”レベルへの
立上がり時にカウントアツプ動作し、実際に実行したリ
フレッシュ動作回数をカウントするカウンタ部（以後、
リフレッシュカウンタと略記する）である。４はカウン
タ比較回路であり、キャリアカウンタ２の出力ｃｏ−ｃ
２とリフレッシュカウンタ３の出力Ｒｏ−Ｒ２との対応
する各位ビット同士を比較し、一致しているかどうかを
検知するために用いられる。このカウンタ比較回路４は
、２個のカウンタ２．３の各位ビットに対応する出力同
士（Ｃｏ、Ｒｏ）、（Ｃ１、Ｒ１）、（Ｃ２，Ｒ２）が
入力する複数個の排他的オア回路ｇ−１−ｇ−３と、こ
れらの排他的オア回路ｇ　−１−ｇ−３の各出力ａ　−
ｃが入力して比較信号φ７を出力するノア回路ｇ−Ｎと
からなる。
排他的オア回路（たとえばｇ−１）の動作は次の真理値
表で示される。
上記真理値表に示すように、排他的オア回路の入力であ
る２個のカウンタ部２．３の各位ビットの出力レベルが
一致したとき、排他的オア回路の出力が“Ｌ”レベルと
なる。なお、排他的オア回路ｇ　−２，ｇ−３も同様な
動作をする。
また、カウンタ比較回路４の動作は次の真理値表で示さ
れる。
上記真理値表に示すように、２個のカウンタ部２．３の
各位ビットが一致した時に排他的オア回路の出力が全て
“Ｌ″レベルなり、比較信号φ７は“Ｈ′　レベルとな
。
５は比較信号φ７と外部からのリフレッシュ要求信号φ
１とが入力するリフレッシュ要求制御回路であり、比較
信号φ７により活性化制御され、比較信号φ７が“Ｌ”
の時に活性状態になり、比較信号φ７がＨ”の時に非活
性状態になる。このリフレッシュ要求制御回路５は、非
活性化状態の時には外部からのリフレッシュ要求信号φ
１を受けても内部リフレッシュ要求信号φ２を出力せず
、活性化状態の時には、外部からのリフレッシュ要求信
号φ１が“Ｈ”レベルから“Ｌ”レベルに立下がった時
にリフレッシュ要求として受入れ、内部リフレッシュ要
求信号φ２を“Ｈ”レベルから“Ｌ”レベルに立下げて
出力する。６はリフレッシュクロック発生回路であり、
内部リフレッシュ要求信号φ２が“Ｈ”レベルから“Ｌ
”レベルに立下がった時に半導体メモリ回路１０のリフ
レッシュ動作を行い、リフレッシュ実行信号φ３を出力
する。
次に、第１図の回路におけるリフレッシュ制御動作につ
いて第２図を参照しながら説明する。リフレッシュ周期
発生回路１の出力であるクロックパルスφ４に対して外
部からのリフレッシュ要求信号φ１の周期が早ければ、
キャリアカウンタ２のカウントアツプ動作よりもリフレ
ッシュカウンタ３のカウントアツプ動作を多く実行する
。この２つのカウンタ２．３の各位ビットに対応する出
力同士が一致するまでの間は、カウンタ比較回路４の比
較信号φ７は“Ｌｏであり、リフレッシュ要求制御回路
５が活性化状態になり、外部からのリフレッシュ要求信
号φ１を受けて内部リフレッシュ要求信号φ２を出力し
、リフレッシュ動作を行うが、やがて２つのカウンタ２
．３の各位ビットに対応する出力同士が一致してカウン
タ比較回路４の比較信号φ７が“Ｈ＃になると、リフレ
ッシュ要求制御回路５が非活性化状態になり、外部から
のリフレッシュ要求信号φ、を受けても内部リフレッシ
ュ要求信号φ２を出力せず、リフレッシュ動作を行わな
くなる。
その後のリフレッシュ動作は、リフレッシュ周期発生回
路１の出力であるクロックパルスφ４の周期により決ま
り、このクロックパルスφ４によりキャリアカウンタ２
をカウントアツプ動作させ、リフレッシュ要求制御回路
５を活性化させ、外部からのリフレッシュ要求信号φ１
を受けて内部リフレッシュ要求信号φ２を出力してリフ
レッシュ動作を行わせ、これによってリフレッシュカウ
ンタ３をカウントアツプ動作させ、再び、リフレッシュ
要求制御回路５を非活性化状態にする。
換言すれば、リフレッシュカウンタ３の出力内容がキャ
リアカウンタ２の出力内容に追いついて一致するまで外
部からのリフレッシュ要求信号φｌを受け入れてリフレ
ッシュ動作を行い、一致すると、リフレッシュ要求制御
回路５が非活性化状態になり、外部からのリフレッシュ
要求信号φｌを受入れてもリフレッシュ動作を行わない
。
故に、リフレッシュカウンタ３の出力内容がキャリアカ
ウンタ２の出力内容を越えてまでもリフレッシュカウン
タ３がカウントアツプ動作することはなく、キャリアカ
ウンタ２の出力内容とリフレッシュカウンタ３の出力内
容との差は、その時点での外部からのリフレッシュ要求
信号φｌを受入れてリフレッシュ動作を実行する回数と
なる。
また、−度、リフレッシュカウンタ３の出力内容がキャ
リアカウンタ２の出力内容と一致して外部からのリフレ
ッシュ要求信号φ、を無視する状態になると、リフレッ
シュ周期発生回路１の出力であるクロックパルスφ４が
キャリアカウンタ２をカウントアツプ動作させ、リフレ
ッシュ要求制御回路５を活性化させるまで、リフレッシ
ュ動作を行わない。
従って、−度、カウンタ比較回路４の比較信号φ７が°
Ｈ“になると、その後のリフレッシュ動作は、リフレッ
シュ周期発生回路１の出力であるクロックパルスφ４の
周期により決まるので、外部からのリフレッシュ要求信
号φｌを時間的に選択する機能をメモリ自身で持ち、リ
フレッシュ周期発生回路１の出力クロックパルスφ６．
の周期を適切に設定することにより、不要なリフレッシ
ュ動作を制限し、リフレッシュ動作平均電流を低減でき
る。
ここで、キャリアカウンタ２、リフレッシュカウンタ３
およびカウンタ比較回路４は、リフレッシュサイクルの
規Ｆ＆　（１Ｍビットのメモリでは、５１２サイクル／
　８　ｍ　ｓ　）の時間内にキャリアカウンタ２がオー
バーフロー（ここでは、−巡することを示す）しないよ
うに、それぞれの桁数を多くしておく必要がある。
第３図（ａ）および（ｂ）は、リフレッシュ要求制御回
路５の〜具体例およびその動作波形の一例を示している
。即ち、外部からのリフレッシュ要求信号φ１はインバ
ータ１１を経てナンドゲー）ＮＡＩの一方の入力になり
、インバータ１１の出力は遅延用の三段のインバータエ
２〜Ｉ４を経てナントゲートＮＡＩの他方の入力になる
。このナントゲートＮＡ１の出力は、インバータＩ５を
経てナントゲートＮＡ２の一方の入力になり、カウンタ
比較回路４の比較信号φ７がインバータＩ６を経てナン
トゲートＮＡ２の他方の入力になる。このナントゲート
ＮＡ２の出力すは、２個のナントゲートＮＡ３およびＮ
Ａ４がクロス接続されてなるフリップフロップ回路ＦＦ
のセット入力になる。このフリップフロップ回路ＦＦの
出力Ｃは、遅延回路ＤＬを経てナントゲートＮＡ５の一
方の入力になり、遅延回路ＤＬの出力ｈは遅延用の三段
のインバータ１７〜■９を経てナントゲートＮＡ５の他
方の入力になり、このナントゲートＮＡ５の出力ｆは、
ナンドゲー）ＮＡ６の一方の入力になる。
また、遅延回路ＤＬの出力りは、インバータ１１、０を
経てノアゲートＮＲの一方の入力になり、インバータ１
１０の出方は遅延用の大股のインバータＩｌｌ〜１１６
を経てノアゲートＮＲの他方の入力になる。このノアゲ
ートＮＲの出力は、インバータ１１７を経てナンドゲー
）ＮＡ６の他方の入力になり、このナントゲートＮＡ６
の出力は、インバータ１１ｇを経てフリップフロップ回
路ＦＦのリセット入力になる。このフリップフロップ回
路ＦＦの出力Ｃは、インバータ１１９を経て内部リフレ
ッシュ要求信号φ２として出方する。
インバータ１１０１１１〜１１６、ノアゲートＮＲおよ
びインバータ１１７は、イニシャライズ回路ＩＮＴを形
成しており、このメモリ集積回路の電源投入時に誤って
フリップフロップ回路ＦＦの出力Ｃが“Ｈｌにう・ンチ
された場合、イニシャライズ回路ＩＮＴの出力ｇが“Ｌ
”レベルとなり、フリップフロップ回路ＦＦのリセット
入力ｅを′Ｌ”レベル１こする。これにより、フリップ
フロップ回路ＦＦの出力ＣをｍＬ＆レベルにセットする
ためのものである。
リフレッシュ要求制御回路５において、カウンタ比較回
路４の比較信号φ７が“Ｌ”の時は活性化状態である。
即ち、外部がらのリフレッシュ要求信号φ１が“Ｈ″か
ら“Ｌ″になると、ナントゲートＮＡＩの出力は、三段
のインバータＩ２〜Ｉ４による信号遅延により一時的に
“Ｌ”になり、インバータ■５の出力ａは一時的に“Ｈ
″になる。
この時、比較信号φ７が入力しているインバータＩ６の
出力は“Ｈ″であるので、ナントゲートＮＡ２の出力す
は一時的にＬ”になる。このすンドゲートＮＡ２の出力
すの１Ｈ″から１Ｌ′への立下がりによりフリップフロ
ップ回路ＦＦの出力Ｃが“Ｌ”から“Ｈ”に立上がり、
これによってリセット出力ｄが“Ｈ”から“Ｌ″へ立下
がる。
フリップフロップ回路ＦＦの出力Ｃが”Ｌ”から“Ｌ″
に立上がると、インバータ１１９の出力（内部リフレッ
シュ要求信号φ２）はＨ”から“Ｌ”へ立下がり、遅延
回路ＤＬの出力が“Ｌ″から“Ｎ２になり、ナントゲー
トＮＡ５の出力は、三段のインバータ１７〜Ｉ９による
信号遅延により一時的に“Ｌ″になり、イニシャライズ
回路ＩＮＴの出力は、大股のインバータ１１１〜１１６
による信号遅延があるので“Ｈ”のままである。
従って、ナントゲートＮＡ６の出力は、ナントゲートＮ
Ａ５の出力を反転して一時的にＨ°になり、インバータ
１１８の出力ｅは一時的に“Ｌ″になる。これにより、
フリップフロップ回路ＦＦのリセット出力ｄが“Ｌ″か
ら“Ｈ”に立上がり、これによって出力Ｃが“Ｈ”から
“Ｌ”へ立下がり、インバータ１１９の出力（内部リフ
レッシュ要求信号φ２）は“Ｌ”から“Ｈ”に立上がり
、遅延回路ＤＬの出力が“Ｌ″から“Ｌ”へ立下がる。
これに対して、カウンタ比較回路４の比較信号φ７がＨ
”の時は非活性化状態である。即ち、外部からのリフレ
ッシュ要求信号φ、が“Ｌ”になってインバータＩ５の
出力ａが一時的に“Ｈ＃になっても、比較信号φ７が入
力しているインバータＩ６の出力は“Ｌ″であるので、
ナントゲートＮＡ２の出力すは°Ｈ”のままである。従
って、フリップフロップ回路ＦＦの出力Ｃおよびｄは変
化せず、遅延回路ＤＬの出力りは“Ｌ”のままであり、
ナンドゲー）Ｎａ３の出力ｆ１イニシャライズ回路ＩＮ
Ｔの出力ｇ１インバータ１１８の出力ｅはそれぞれ“Ｈ
”のままである。
第４図は、第１図中のカウンタ比較回路４の変形例を示
しており、第１図中に示した回路に対して比較回路４の
出力側にラッチ回路４１を付加接続した点が異なり、そ
の他は同じであるので第１図中と同一符号を付している
。このラッチ回路４１は、２個のカウンタ２．３に与え
られるクロックパルスφ４．φ３のうちの少なくとも一
方のクロックパルス（例えばカウンタ２に与えられるφ
４）によりラッチ制御されるものであり、カウンタ２が
変化したのち比較回路４の出力レベルが安定するまでは
入力を閉じて従前の状態を保持するラッチ状態になり、
比較回路４の出力レベルが安定したのち上記ラッチ状態
を解放することにより比較信号φ７を出力する機能を有
する。
ラッチ回路４１は、比較回路４の出力が入力し、クロッ
クパルスφ４とその反転クロックφ４により活性化制御
されるＣＭＯＳクロックドインバータ４２と、このクロ
ックドインバータ４２の出力端に入力端が接続されてい
る０ＭＯ３型の第１のインバータ４３と、この第１のイ
ンバータ４３の出力端（比較信号出力端）と入力端との
間に第１のインバータ４３とは入出力が逆向きに接続さ
れているＣＭＯ８型の第２のインバータ４４とからなる
。なお、クロックドインバータ４２において、Ｐｌ、Ｐ
２はＰ型ＭＯＳトランジスタ、Ｎ１、Ｎ２はＮ型ＭＯＳ
トランジスタ、Ｖｃｃは電源電圧、ＶＳＳは接地電位で
ある。
カウンタ２．３および比較回路４の動作は、第１図を参
照して前述したのと同様であるのでその詳述を省略し、
以下、ラッチ回路４１の動作を中心にしてカウンタ比較
回路の動作を第５図を参照して説明する。クロックパル
スφ４が“Ｌ″、反転クロックφ４が“Ｈ“のときには
、クロックドインバータ４２が活性化されて通常のイン
バータと同等な動作により比較回路４の出力を反転させ
、このクロックドインバータ４２の出力を第１のインバ
ータ４３が反転させて比較信号φ７を出力する。なお、
この場合、クロックドインバータ４２の出力の変化に対
して第２のインバータ４４の出力が妨害しないように第
２のインバータ４４のサイズ（駆動力）を予め適切に設
定しておく必要がある。
いま、リフレッシュカウンタ３の出力（Ｒｏ。
Ｒ１，Ｒ２）が対応して例えばＬ”　　°Ｌ′“Ｈ”の
場合に、φ、ｌが“Ｌ′から“Ｈ″に立上がったときに
キャリアカウンタ２の内部伝搬遅延によりその出力（Ｃ
ｏ、Ｃ１，Ｃ２）が対応して“Ｈ＃　　“Ｌ”、　Ｈ°
から“Ｌ＃、　“Ｈ”“Ｈ”に順次（非同期）に変化す
ると、比較回路４の排他的オア回路ｇ−１、ｇ−２の各
出力ａ、ｂが順次に不一致出力状態になり、この出力ａ
、ｂの時間差部分で一時的にノア回路ｇ−Ｎの出力に疑
似的な比較信号Ｓが出力する。しかし、このとき、クロ
ックドインバータ４２が非活性化状態になるので、その
出力は入力（比較回路部４の出力）の状態に関係しなく
なり、従前の真の比較信号φ７を第１のインバータ４３
と第２のインノく一夕４４とで保持した状態で安定に出
力するう・ソチ状態になる。
ここで、キャリアカウンタ２のクロ・ンク、＜ルスφ４
が“Ｈ”の状態のパルス幅の時間をＴ１、クロックパル
スφ４が“Ｌ”から“Ｈ″に立上がってから比較回路部
４の出力端に生じる疑似的な比較信号Ｓが真の比較信号
φ７に安定するまでの時間をＴ２で現した場合、ＴＩ＞
Ｔ２の関係に設定しておく。そうすると、上記したよう
に比較回路部４の出力端に一時的に疑似的な比較信号Ｓ
が出力しても、このときにラッチ回路４１は入力を閉じ
ているので上記疑似的な比較信号Ｓが出力することを防
止できる。そして、比較回路部４の出力レベルが真の比
較信号φ７に安定したのちクロ・ツクパルスφ４が“Ｌ
２になると、前記したようにクロックドインバータ４２
が活性化して比較回路部４の真の出力レベルを取り込む
（前記う・ソチ状態を解放する）ようになる。
なお、上記したような非同期カウンタに限ることなく、
同期カウンタであっても、配線の抵抗分や容量分による
遅延に起因して疑似的な比較信号Ｓが発生する場合にも
上記したようなカウンタ比較回路を適用してａ効である
。
また、ラッチ回路４１は、上記実施例に限らず、例えば
第６図および第７図に示すように種々の構成が可能であ
る。即ち、第６図のラッチ回路は、第４図のラッチ回路
４１におけるクロ・ンクドインバータ４２を０ＭＯ８ト
ランスファゲート５１に変更し、第１のインバータ４３
の出力側にＣＭＯ３型の第３のインバータ５２を付加接
続した点が異なるものである。トランスファゲート５１
は、Ｐ型ＭＯＳトランジスタＰ３およびＮ型ＭＯＳトラ
ンジスタＮ３からなり、クロックパルスφ４が“Ｌ″、
反転クロックφ４が“Ｈ”のときに活性化される。
また、第７図のラッチ回路は、クロックパルスφ３．φ
４をノアゲート５３に入力して反転クロックφ０を生成
し、この反転クロックφ０をインバータ５４に入力して
クロックパルスφ０を生成し、これらのφ０およびφ０
を第４図のラッチ回路４１におけるφ４およびφ４に代
えて使用したものである。この場合には、前記したよう
にクロックパルスφ４が与えられるキャリアカウンタ２
の内部伝搬遅延に起因して疑似的な比較信号Ｓが出力す
ることを防止できると共に、クロックパルスφ３が与え
られるリフレッシュカウンタ３の内部伝搬遅延に起因し
て疑似的な比較信号Ｓが出力することも防止できる。
なお、前記第１図中のリフレ・ソシュカウンタ３は、半
導体メモリ回路１０の内部アドレスカウンタと共用して
もよく、その−例として疑似Ｓ　ＲＡ　Ｍ　（Ｐｓｅｕ
ｄｏ　５ｔａｔ１ｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍ
ｅｍｏｒｙ。
以後、ＰＳＲＡＭと略記する。）を第８図（こ示してい
る。このＰＳＲＡＭにおいて、６１（よリフレッシュア
ドレスカウンタ、６２はローアドレス信号とリフレッシ
ュアドレスカウンタ６１の出ツＪとを切換え選択するロ
ーアドレスノ＜・ソファ、６３ｆｔローデコーダ、６４
はリフレ・ソシニを必要とするダイナミック型メモリセ
ルを使用したメモリセルアレイ、６５はカラムアドレス
信号が入力するカラムアドレスバッファ、６６はカラム
デコーダ、６７はセンスアンプ・入出力（Ｉｌｏ）ゲ−
）、６８はデータ入力バッファ、６９はデータ出カッく
ソファ、７０はＩ１０ピン、７１はライトイネーブル（
ＷＥ）信号入力ピン、７２はＷＥ信号人カバッファ、７
３は出力イネーブル（ＯＥ）信号入力ビン、７４はケ下
信号人カッ＜・ソファ、７５ｉｔチツブイネーブル（Ｃ
Ｅ）信号入力ビン、７６は第１のクロック信号発生回路
、７７はチップセレクト（Ｃ５）信号入力ピン、７８は
第２のクロ・ツク信号発生回路、７９はクロック信号バ
ッファ、８０はリフレッシュ制御回路、８１はリフレ・
ソシュクロツク発生回路、８２は外部からのリフレッシ
ュ要求信号φｌ　　（ＲＦ　Ｓ　Ｈ）が入力するＲＦＳ
Ｈピンである。
従来のＰＳＲＡＭは、以上の構成において、オートリフ
レッシュ動作のために必要な外部からのリフレッシュ要
求信号φ１およびセルフリフレッシュ動作のために必要
な内部の発振回路（図示せず）からの信号がリフレッシ
ュ制御回路８０に入力するが、本発明を適用したＰＳＲ
ＡＭは、以上の構成に対してリフレッシュ要求選択制御
部８３が付加されている。即ち、このリフレッシュ要求
選択制御部８３は、第１図に示したようなリフレッシュ
周期発生回路１と、キャリアカウンタ２と、カウンタ比
較回路４と、リフレッシュ要求制御回路５とからなる。
そして、外部からＲＦＳＨビン８２を経て入力するリフ
レッシュ要求信号φ１はリフレッシュ要求制御回路５に
入力し、このリフレッシュ要求制御回路５の出力である
内部リフレッシュ要求信号φ２がリフレッシュ制御回路
８０に入力する。また、カウンタ比較回路４は、キャリ
アカウンタ２の出力とリフレッシュアドレスカウンタ６
１の出力とを比較する。また、セルフリフレッシュ動作
モードを実現するために、リフレッシュ周期発生回路１
の出力はリフレッシュ制御回路８０にも与えられる。
本発明を適用した第８図のＰＳＲＡＭにおいては、ＲＦ
ＳＨピン８２にリフレッシュ要求信号φ１が入力すると
、リフレッシュ要求選択制御部８３は第１図を参照して
前述したように動作して内部リフレッシュ要求信号φ２
を出力し、メモリセルアレイ６４のメモリセルは必ずリ
フレッシュ動作（これはオートリフレッシュ動作と呼ば
れる）を行う。また、リフレッシュ制御回路８０がリフ
レッシュ周期発生回路１の出力を受付ける場合には、こ
の出力の周期に合わせてメモリセルのリフレッシュ動作
（これはセルフリフレッシュ動作と呼ばれる）を行うモ
ードとなる。
なお、上記ＰＳＲＡＭにおけるリフレッシュ要求選択制
御部８３のカウンタ比較回路４にも、第４図、第６図お
よび第７図に示したようなカウンタ比較回路を適用する
ことができる。
［発明の効果］ 上述したように本発明の半導体メモリによれば、半導体
メモリ回路の動作に関連して少なくとも一部のカウンタ
が動作するカウンタ部を有し、このカウンタ部の独立し
た２個のカウンタの各位ビットに対応する出力同士をカ
ウンタ比較回路で比較し、この比較出力を上記半導体メ
モリ回路の制御に用いるようにしたので、例えば外部か
らのリフレッシュ要求信号をメモリ自身で時間的に選択
的に受け入れる機能を持たせることが可能になり、リフ
レッシュ動作平均電流を大幅に削減できるようになる。
即ち、外部からのリフレッシュ要求信号が入力する半導
体メモリにおいて、実際には内部のリフレッシュ周期発
生回路の出力の周期でリフレッシュ動作を行うようにな
り、半導体メモリ回路が必要とするリフレッシュ動作回
数しか実行せず、不必要なリフレッシュ動作電流を消費
しない。また、リフレッシュ要求信号を時間的に分散し
て入力するようにすれば、本発明の半導体メモリを複数
個使用したシステムにおいて、１回のリフレッシュ要求
信号入力に対して全てのメモリが実際にリフレッシュ動
作を行う確率が低くなり、リフレッシュ動作電流の集中
を防止できる。
これは、各メモリのそれぞれのリフレッシュ周期発生回
路の出力の周期にばらつきがあるために、このリフレッ
シュ周期発生回路の出力をカウントする各キャリアカウ
ンタの出力が異なり、外部からのリフレッシュ要求信号
に対して実行可能かどうかが各メモリの状態によって異
なるためである。
また、本発明の半導体メモリによれば、２個のカウンタ
の出力を比較するカウンタ比較回路の出力側に、上記２
個のカウンタに与えられるクロックパルスのうちの少な
くとも一方のクロックパルスにより制御されるラッチ回
路を付加接続することにより、カウンタの内部伝搬遅延
や配線の抵抗骨や容量分による遅延があっても、−時的
に疑似的なカウンタ比較信号が出力することを防止でき
、真のカウンタ比較信号を安定に出力することが可能に
なり、前記したような外部からのリフレッシュ要求信号
をメモリ自身で時間的に選択的に受け入れてリフレッシ
ュ動作平均電流を大幅に削減する機能の信頼性を向上で
きる。
【図面の簡単な説明】
第１図は本発明の半導体メモリの一実施例を示すブロッ
ク回路図、第２図は第１図の回路の動作を示す波形図、
第３図＜ａ）は第１図中のリフレッシュ要求制御回路の
一具体例を示す回路図、第３図（ｂ）は同図（ａ）の動
作の一例を示すタイミング図、第４図は第１図中のカウ
ンタ比較回路の一例を示す回路図、第５図は第４図のカ
ウンタ比較回路の動作を示す波形図、第６図および第７
図はそれぞれ第４図のカウンタ比較回路の変形例を示す
回路図、第８図は本発明の半導体メモリの他の実施例を
示す回路図、第９図は半導体メモリにリフレッシュ・シ
ステムを内蔵させる場合に考えられるブロック図である
。 １・・・リフレッシュ周期発生回路、２．３・・・カウ
ンタ、４・・・比較回路、５・・・リフレッシュ要求制
御回路、６．８１・・・リフレッシュクロック発生回路
、１０・・・半導体メモリ回路、４１・・・ラッチ回路
、４２・・・ＣＭＯＳクロックドインバータ、４３．４
４．５２．５４・・・ＣＭＯＳ型のインバータ、５１・
・・ＣＭＯＳ）ランスファゲート、５３・・・ノアゲー
ト、６１・・・リフレッシュアドレスカウンタ、８０・
・・リフレッシュ制御回路、８２・・・リフレッシュ要
求信号入力ビン、８３・・・リフレッシュ要求選択制御
部、Ｐ１〜Ｐ３・・・Ｐ型ＭＯ８）ランジスタ、Ｎ１〜
Ｎ３・・・Ｎ型ＭＯＳトランジスタ、φ１・・・外部リ
フレッシュ要求信号、φ２・・・内部リフレッシュ要求
信号、φ３・・・クロック信号、φ４・・・リフレッシ
ュ実行信号、φ７・・・比較信号。 出願人代理人　弁理士　鈴江武彦 第 図 φ３ 第 図 第 図 ＳＳ

Claims (4)

    【特許請求の範囲】
  1. （１）半導体メモリ回路と、 この半導体メモリ回路の動作に関連して少なくとも一部
    のカウンタが動作するカウンタ部と、このカウンタ部の
    独立した２個のカウンタの各位ビットに対応する出力同
    士を比較し、出力が前記半導体メモリ回路の制御に用い
    られるカウンタ比較回路と を具備することを特徴とする半導体メモリ。
  2. （２）請求項１記載の半導体メモリにおいて、前記半導
    体メモリ回路のメモリセルはリフレッシュを必要とする
    ダイナミック型メモリセルを使用しており、 前記カウンタ部の独立した２個のカウンタのうちの一方
    のカウンタは前記半導体メモリ回路のリフレッシュ必要
    回数をカウントし、他方のカウンタは前記半導体メモリ
    回路の実際に実行したリフレッシュ動作回数をカウント
    し、 前記カウンタ比較回路の出力により、外部から前記半導
    体メモリ回路に対してリフレッシュ動作を要求するため
    のリフレッシュ要求信号を時間的に選択するように制御
    することを特徴とする半導体メモリ。
  3. （３）請求項２記載の半導体メモリにおいて、前記カウ
    ンタ比較回路の比較信号が一致した時の出力により非活
    性化状態に制御され、前記カウンタ比較回路の比較信号
    が一致しない時の出力により活性化状態に制御されるリ
    フレッシュ要求制御回路を有し、 このリフレッシュ要求制御回路は、活性化状態の時に外
    部からのリフレッシュ要求信号を受け付けて内部リフレ
    ッシュ要求信号を出力することを特徴とする半導体メモ
    リ。
  4. （４）請求項１または２または３記載の半導体メモリに
    おいて、 前記カウンタ比較回路は、前記カウンタ部の独立した２
    個のカウンタの各位ビットに対応する出力同士を比較す
    る比較回路と、この比較回路の出力側に付加接続され、
    前記２個のカウンタに与えられるクロックパルスのうち
    の少なくとも一方のクロックパルスによりラッチ制御さ
    れ、前記クロックパルスにより前記カウンタ部のカウン
    タが変化したのち前記比較回路の出力レベルが安定する
    までは入力を閉じて従前の状態を保持するラッチ状態に
    なり、前記比較回路の出力レベルが安定したのち前記ラ
    ッチ状態を解放し、ラッチ出力が前記半導体メモリ回路
    の制御に用いられるラッチ回路とからなることを特徴と
    する半導体メモリ。
JP63328168A 1988-07-26 1988-12-26 半導体メモリ Expired - Fee Related JPH0778991B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP63328168A JPH0778991B2 (ja) 1988-07-26 1988-12-26 半導体メモリ
US07/380,336 US5031147A (en) 1988-07-26 1989-07-17 Semiconductor memory
EP89113788A EP0352768B1 (en) 1988-07-26 1989-07-26 Semiconductor memory
DE68918193T DE68918193T2 (de) 1988-07-26 1989-07-26 Halbleiterspeicher.
KR1019890010566A KR930004708B1 (ko) 1988-07-26 1989-07-26 반도체 메모리

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP18628788 1988-07-26
JP63-186287 1988-07-26
JP63328168A JPH0778991B2 (ja) 1988-07-26 1988-12-26 半導体メモリ

Publications (2)

Publication Number Publication Date
JPH02126493A true JPH02126493A (ja) 1990-05-15
JPH0778991B2 JPH0778991B2 (ja) 1995-08-23

Family

ID=26503664

Family Applications (1)

Application Number Title Priority Date Filing Date
JP63328168A Expired - Fee Related JPH0778991B2 (ja) 1988-07-26 1988-12-26 半導体メモリ

Country Status (5)

Country Link
US (1) US5031147A (ja)
EP (1) EP0352768B1 (ja)
JP (1) JPH0778991B2 (ja)
KR (1) KR930004708B1 (ja)
DE (1) DE68918193T2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002298576A (ja) * 2001-03-29 2002-10-11 Fujitsu Ltd 半導体記憶装置

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0821607B2 (ja) * 1990-05-11 1996-03-04 株式会社東芝 ダイナミック記憶装置およびそのバーンイン方法
KR100274704B1 (ko) * 1990-05-15 2000-12-15 야마무라 가쓰미 메모리 카드 및 dram 메모리 카드
JP3225531B2 (ja) * 1990-05-15 2001-11-05 セイコーエプソン株式会社 メモリカード
US5233328A (en) * 1990-09-17 1993-08-03 Fmc Corporation Method for processing compacted data
US5157634A (en) * 1990-10-23 1992-10-20 International Business Machines Corporation Dram having extended refresh time
JPH06124587A (ja) * 1992-10-09 1994-05-06 Mitsubishi Electric Corp ダイナミックランダムアクセスメモリ装置
US5365486A (en) * 1992-12-16 1994-11-15 Texas Instruments Incorporated Method and circuitry for refreshing a flash electrically erasable, programmable read only memory
JP3165585B2 (ja) * 1994-05-13 2001-05-14 シャープ株式会社 情報処理装置
US5471188A (en) * 1994-10-07 1995-11-28 International Business Machines Corporation Fast comparator circuit
US5557577A (en) * 1995-05-01 1996-09-17 Apple Computer, Inc. System and method for performing wake-up operations to a memory
US5557578A (en) * 1995-05-01 1996-09-17 Apple Computer, Inc. Dynamic memory refresh controller and method
JP3752288B2 (ja) * 1995-12-11 2006-03-08 株式会社ルネサステクノロジ 半導体記憶装置
US6662263B1 (en) 2000-03-03 2003-12-09 Multi Level Memory Technology Sectorless flash memory architecture
US6856568B1 (en) 2000-04-25 2005-02-15 Multi Level Memory Technology Refresh operations that change address mappings in a non-volatile memory
US7079422B1 (en) 2000-04-25 2006-07-18 Samsung Electronics Co., Ltd. Periodic refresh operations for non-volatile multiple-bit-per-cell memory
US6396744B1 (en) 2000-04-25 2002-05-28 Multi Level Memory Technology Flash memory with dynamic refresh
US7283038B2 (en) * 2005-06-14 2007-10-16 International Business Machines Corporation Comparing counter contents for timing critical applications
US6560155B1 (en) * 2001-10-24 2003-05-06 Micron Technology, Inc. System and method for power saving memory refresh for dynamic random access memory devices after an extended interval
US6999368B2 (en) * 2003-05-27 2006-02-14 Matsushita Electric Industrial Co., Ltd. Semiconductor memory device and semiconductor integrated circuit device
JP4516483B2 (ja) * 2005-06-07 2010-08-04 富士通セミコンダクター株式会社 半導体記憶装置及び情報処理システム

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS53121431A (en) * 1977-03-31 1978-10-23 Nec Corp Information processing unit

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3829664A (en) * 1971-12-29 1974-08-13 Casio Computer Co Ltd Numerical value-ranking apparatus
GB1545117A (en) * 1976-05-25 1979-05-02 Nat Res Dev Comparison apparatus eg for use in character recognition
US4110737A (en) * 1977-08-22 1978-08-29 The Singer Company Character recognition apparatus for serially comparing an unknown character with a plurality of reference characters
JPS5661086A (en) * 1979-10-23 1981-05-26 Toshiba Corp Refresh system for dynamic memory
JPS5884549A (ja) * 1981-11-16 1983-05-20 Nec Corp 無線選択呼出受信機
JPS58182193A (ja) * 1982-04-19 1983-10-25 Toshiba Corp リフレツシユ制御装置
JPS58206939A (ja) * 1982-05-27 1983-12-02 Seiko Instr & Electronics Ltd 電子式体温計
EP0116774B1 (en) * 1982-12-27 1991-07-24 Kabushiki Kaisha Toshiba Semiconductor memory device with a refresh mechanism
EP0164735A3 (en) * 1984-06-11 1988-11-09 Nec Corporation A microprocessor having a dynamic memory refresh circuit
JPS6199199A (ja) * 1984-09-28 1986-05-17 株式会社東芝 音声分析合成装置
US4716552A (en) * 1985-03-29 1987-12-29 Advanced Micro Devices, Inc. Method and apparatus for non-destructive access of volatile and non-volatile data in a shadow memory array
JPS621187A (ja) * 1985-06-26 1987-01-07 Toshiba Corp ダイナミツクメモリのアクセス制御方式
CA1286421C (en) * 1987-10-14 1991-07-16 Martin Claude Lefebvre Message fifo buffer controller
CA1286420C (en) * 1987-10-14 1991-07-16 Youssef Alfred Geadah Fifo buffer controller
JPH01267896A (ja) * 1988-04-19 1989-10-25 Toshiba Corp 半導体メモリ

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS53121431A (en) * 1977-03-31 1978-10-23 Nec Corp Information processing unit

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002298576A (ja) * 2001-03-29 2002-10-11 Fujitsu Ltd 半導体記憶装置

Also Published As

Publication number Publication date
DE68918193D1 (de) 1994-10-20
KR910003656A (ko) 1991-02-28
EP0352768B1 (en) 1994-09-14
KR930004708B1 (ko) 1993-06-03
EP0352768A3 (en) 1991-11-06
US5031147A (en) 1991-07-09
EP0352768A2 (en) 1990-01-31
JPH0778991B2 (ja) 1995-08-23
DE68918193T2 (de) 1995-03-02

Similar Documents

Publication Publication Date Title
JPH02126493A (ja) 半導体メモリ
US7145830B2 (en) Semiconductor memory device
US8284592B2 (en) Semiconductor memory device and method of updating data stored in the semiconductor memory device
US6188641B1 (en) Synchronous semiconductor memory device having input circuit with reduced power consumption
EP0260039B1 (en) Dynamic random access memory
US5903171A (en) Sense amplifier with integrated latch and level shift
US6912169B2 (en) Synchronous semiconductor memory device
EP0328110B1 (en) Operation mode setting circuit for DRAM
US6862205B2 (en) Semiconductor memory device
US5270982A (en) Dynamic random access memory device improved in testability without sacrifice of current consumption
GB2341706A (en) Synchronous semiconductor memory device with a clock generating circuit
US6707744B2 (en) Apparatus for controlling refresh of memory device without external refresh command and method thereof
US6256260B1 (en) Synchronous semiconductor memory device having input buffers and latch circuits
US5886553A (en) Semiconductor device having a latch circuit for latching data externally input
KR19990066781A (ko) 클럭 신호에 동기하여 동작하는 반도체 회로 장치
JP2762589B2 (ja) 半導体メモリ回路
KR100363103B1 (ko) 셀프 리프레쉬 발진기
US6693832B2 (en) Register circuit of extended mode register set
US6188639B1 (en) Synchronous semiconductor memory
US6654302B2 (en) Semiconductor memory device with a self refresh mode
JP2744115B2 (ja) 疑似スタティックｒａｍの制御回路
JPH08297969A (ja) ダイナミック型半導体記憶装置
US4870620A (en) Dynamic random access memory device with internal refresh
JP2977296B2 (ja) 半導体メモリ装置
JPH0554648A (ja) 半導体メモリ

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees