JPH02126493A - 半導体メモリ - Google Patents

半導体メモリ

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JPH02126493A
JPH02126493A JP63328168A JP32816888A JPH02126493A JP H02126493 A JPH02126493 A JP H02126493A JP 63328168 A JP63328168 A JP 63328168A JP 32816888 A JP32816888 A JP 32816888A JP H02126493 A JPH02126493 A JP H02126493A
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circuit
counter
refresh
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semiconductor memory
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圭司 丸山
Ryosuke Matsuo
松尾 良輔
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的コ (産業上の利用分野) 本発明は半導体メモリに係り、特に半導体メモリ回路の
動作を制御するためのカウンタ比較回路を有する半導体
メモリに関する。
(従来の技術) ダイナミック型メモリセルを使用している半導体メモリ
は、セルデータ保持のためにリフレッシュが必要であり
、外部からのリフレッシュ動作要求信号が入力すると必
ずリフレッシュ動作を行う。ここで、リフレッシュ動作
を行うシステムについて考えると、外部からのリフレッ
シュ動作要求信号が入力すると必ずリフレッシュ動作を
行うため、メモリが必要としているリフレッシュ動作回
数以上のリフレッシュ動作を行う場合がある。
メモリにとって必要以上のリフレッシュ動作を行うと、
不要なリフレッシュ動作電流を消費する。
また、メモリを複数個使用したシステムでは、一般に外
部からのリフレッシュ動作要求信号はデコードせずに全
てのメモリに供給するため、上記外部からのリフレッシ
ュ動作要求信号が出力されると全てのメモリがリフレッ
シュ動作を行ない、大きなリフレッシュ動作電流が消費
され、特に、電源のバックアップにバッテリーを使用す
るシステムではバッテリーの寿命が短くなる。さらに、
システムの電源に上記大きなリフレッシュ動作電流によ
り負担がかかると、電源雑音が発生し、システムの誤動
作の原因ともなる。
上記したようなリフレッシュ動作に関するシステムに依
存する問題を、メモリ自身で解決し得ると共にリフレッ
シュ動作平均電流を大幅に削減し得る機能を宵するメモ
リのシステムを設計する場合、例えば第り図に示すよう
なシステムが考えられる。以下、このシステムの概要を
説明する。
91はメモリ内部回路のクロックパルスとは非同期に動
作する発振回路を含んだリフレッシュ周期発生回路であ
り、電源投入後、常にある一定な周期を持つクロックパ
ルスφ4を出力する。92はリフレッシュ必要回数をカ
ウントするリフレッシュ必要回数記憶回路(以後、キャ
リアカウンタと略記する)であり、クロックパルスφ4
を受けてカウントアツプ動作し、リフレッシュ動作中に
出力されるリフレッシュ実行信号φ3を受けてカウント
ダウン動作する。93はキャリアカウンタ出力検知回路
であり、キャリアカウンタの出力φ5の各位ビットが全
て低レベル”L”の時にキャリアカウンタ検知信号φ6
を出力する(“H°レベルにする)。94はキャリアカ
ウンタ検知信号φ6と外部からのリフレッシュ要求信号
φ1が入力するリフレッシュ要求制御回路であり、キャ
リアカウンタ検知信号φ6により活性化制御され、この
検知信号φ6が“L”の時に活性状態になり、この検知
信号φ。が“Hoの時に非活性状態になる。このリフレ
ッシュ要求制御回路94は、活性化状態の時には外部か
らのリフレッシュ要求信号φ、を受けて内部リフレッシ
ュ要求信号φ2を出力し、非活性化状態の時には外部か
らのリフレッシュ要求信号φ1を受けても内部リフレッ
シュ要求信号φ2を出力しない。95はリフレッシュク
ロック発生回路であり、内部リフレッシュ要求信号φ2
を受けて半導体メモリ回路のリフレッシュ動作を行う。
上述したようなシステムにすれば、リフレッシュ周期発
生回路91の出力であるクロックパルスφ4に対して外
部からのリフレッシュ要求信号φ1の周期が早ければ、
キャリアカウンタ92はカウントアツプ動作よりもカウ
ントダウン動作を多く実行する。キャリアカウンタ出力
であるφ。
の各位ビットが全て低レベル°L”になるまでの間は、
リフレッシュ要求制御回路94が活性化状態になり、外
部からのリフレッシュ要求信号φlを受けて内部リフレ
ッシュ要求信号φ2を出力し、リフレッシュ動作を行う
が、やがてキャリアカウンタ出力であるφ5の各位ビッ
トが全て低レベル“L”になると、キャリアカウンタ検
知信号φ6が出力し、リフレッシュ要求制御回路94が
非活性化状態になり、外部からのリフレッシュ要求信号
φ1を受けても内部リフレッシュ要求信号φ2を出力せ
ず、リフレッシュ動作を行わなくなる。
その後のリフレッシュ動作は、リフレッシュ周期発生回
路91の出力であるクロックパルスφ4の周期により決
まり、このクロックパルスφ4によりキャリアカウンタ
をカウントアツプ動作させ、リフレッシュ要求制御回路
94を活性化させ、外部からのリフレッシュ要求信号φ
lを受けて内部リフレッシュ要求信号φ2を出力してリ
フレッシュ動作を行わせ、これによりキャリアカウンタ
92をカウントダウン動作させ、再び、リフレッシュ要
求制御回路94を非活性化状態にする。
従って、−度、キャリアカウンタ出力であるφ5の各位
ビットが全て低レベル°L“になると、その後のリフレ
ッシュ動作は、リフレッシュ周期発生回路91の出力で
あるクロックパルスφ4の周期により決まるので、外部
からのリフレッシュ要求信号φ1を時間的に選択する機
能をメモリ自身で持ち、不要なリフレッシュ動作を制限
し、リフレッシュ動作平均電流を低減できることになる
(発明が解決しようとする課題) しかし、上記したようなシステムを実現しようとする場
合には、以下に述べるようないくつかの問題がある。そ
の1つの問題は、キャリアカウンタ92をカウントアツ
プ動作およびカウントダウン動作させなければならず、
その回路構成が非常に困難である。もう1つの問題は、
互いに非同期なリフレッシュ周期発生回路91の出力(
クロックパルスφ4)とリフレッシュクロック発生回路
95の出力(リフレッシュ実行信号φ3)とによってキ
ャリアカウンタ92が制御されるので、ある確率でキャ
リアカウンタ92がカウントアツプ動作およびカウント
ダウン動作を同時に行うことがあり、キャリアカウンタ
が誤動作する。
従って、上記したようなリフレッシュ必要回数をカウン
トするキャリアカウンタのカウントアツプ動作およびカ
ウントダウン動作を利用するシステムは、実際に採用す
ることができないという聞届がある。
本発明は、上記したような問題点を解決すべくなされた
もので、その目的は、外部からのリフレッシュ要求信号
をメモリ自身で時間的に選択的に受け入れる機能を実現
でき、リフレッシュ動作平均電流を大幅に削減し得る半
導体メモリを提供することにある。
また、本発明の別の目的は、外部からのリフレッシュ要
求信号をメモリ自身で時間的に選択的に受け入れる機能
を実現するために使用されるカウンタ比較回路において
、カウンタの内部伝搬遅延や配線の抵抗分や容量分によ
る遅延があっても、−時的に疑似的なカウンタ比較信号
が出力することを防止でき、真のカウンタ比較信号を安
定に出力することが可能になり、上記機能の信頼性を向
上し得る半導体メモリを提供することにある。
[発明の構成コ (課題を解決するための手段) 本発明の半導体メモリは、半導体メモリ回路と、この半
導体メモリ回路の動作に関連して少なくとも一部のカウ
ンタが動作するカウンタ部と、このカウンタ部の独立し
た2個のカウンタの各位ビットに対応する出力同士を比
較するカウンタ比較回路とを具備し、このカウンタ比較
回路の出力を上記半導体メモリ回路の制御に用いること
を特徴とする。
また、本発明の半導体メモリは、半導体メモリ回路と、
この半導体メモリ回路の動作に関連して少なくとも一部
のカウンタが動作するカウンタ部と、このカウンタ部の
独立した2個のカウンタの各位ビットに対応する出力同
士を比較する比較回路と、この比較回路部の出力側に付
加接続され、上記2個のカウンタに与えられるクロック
パルスのうちの少なくとも一方のクロックパルスにより
ラッチ制御され、前記クロックパルスにより前記カウン
タ部のカウンタが変化したのち前記比較回路の出力レベ
ルが安定するまでは入力を閉じて従前の状態を保持する
ラッチ状態になり、上記比較回路の出力レベルが安定し
たのち上記ラッチ状態を解放し、ラッチ出力を上記半導
体メモリ回路の制御に用いるラッチ回路とを具備するこ
とを特徴とする。
(作 用) 半導体メモリ回路が必要とするリフレッシュ動作回数を
カウントするカウンタ部の出力と実際に実行したリフレ
ッシュ動作回数をカウントしたカウンタ部の出力とをカ
ウンタ比較回路で比較し、この比較信号が一致しない場
合には、外部からのリフレッシュ要求信号を受けてリフ
レッシュ動作を行い、比較信号が一致する場合には、外
部からのリフレッシュ要求信号を無視してリフレッシュ
動作を行わないように制御することによって、外部から
のリフレッシュ要求信号をメモリ自身で時間的に選択的
に受け入れて選択的にリフレッシュ動作を行うことがで
きるようになり、リフレッシュ動作平均電流を大幅に削
減することができるようになる。
また、半導体メモリ回路が必要とするリフレッシュ動作
回数をカウントするカウンタ部の出力と実際に実行した
リフレッシュ動作回数をカウントしたカウンタ部の出力
とをカウンタ比較回路で比較する場合、カウンタの内部
伝搬遅延や配線の抵抗分や容量分による遅延によって比
較回路に一時的に疑似的な比較信号が出力しても、この
ときラッチ回路は入力を閉じて従前の真の比較信号を保
持した状態で安定に出力するラッチ状態になる。
そして、比較回路の出力レベルが真の比較信号に安定し
たのち、ラッチ回路が比較回路の真の比較信号を取り込
む(前記ラッチ状態を解放する)ようになる。
(実施例) 以下、図面を参照して本発明の一実施例を詳細に説明す
る。
m1図はダイナミック型メモリセルを使用した半導体メ
モリ回路10を内蔵している半導体メモリ集積回路を示
している。1は半導体メモリ回路10の内部回路のクロ
ックパルスとは非同期に動作する発振回路を含んだリフ
レッシュ周期発生回路であり、電源投入後、常にある一
定な周期を持つクロックパルスφ4を出力する。このク
ロックパルスφ4の周期は、なるべく長く設定されてい
るが、メモリセルの記憶保持特性により上限が決まる。
2は複数個のフリップフロップ回路d−1〜d−3から
なり、リフレッシュ必要回数をカウントするリフレッシ
ュ必要回数カウンタ部(以後、キャリアカウンタと略記
する)であり、クロックパルスφ4を受けてその“L”
レベルから“H”レベルへの立上がり時にカウントアツ
プ動作する。
3は複数個のフリップフロップ回路f−1−f−3から
なり、リフレッシュ動作中に出力されるリフレッシュ実
行信号φ3を受けてその“L″レベルらH”レベルへの
立上がり時にカウントアツプ動作し、実際に実行したリ
フレッシュ動作回数をカウントするカウンタ部(以後、
リフレッシュカウンタと略記する)である。4はカウン
タ比較回路であり、キャリアカウンタ2の出力co−c
2とリフレッシュカウンタ3の出力Ro−R2との対応
する各位ビット同士を比較し、一致しているかどうかを
検知するために用いられる。このカウンタ比較回路4は
、2個のカウンタ2.3の各位ビットに対応する出力同
士(Co、Ro)、(C1、R1)、(C2,R2)が
入力する複数個の排他的オア回路g−1−g−3と、こ
れらの排他的オア回路g −1−g−3の各出力a −
cが入力して比較信号φ7を出力するノア回路g−Nと
からなる。
排他的オア回路(たとえばg−1)の動作は次の真理値
表で示される。
上記真理値表に示すように、排他的オア回路の入力であ
る2個のカウンタ部2.3の各位ビットの出力レベルが
一致したとき、排他的オア回路の出力が“L”レベルと
なる。なお、排他的オア回路g −2,g−3も同様な
動作をする。
また、カウンタ比較回路4の動作は次の真理値表で示さ
れる。
上記真理値表に示すように、2個のカウンタ部2.3の
各位ビットが一致した時に排他的オア回路の出力が全て
“L″レベルなり、比較信号φ7は“H′ レベルとな
5は比較信号φ7と外部からのリフレッシュ要求信号φ
1とが入力するリフレッシュ要求制御回路であり、比較
信号φ7により活性化制御され、比較信号φ7が“L”
の時に活性状態になり、比較信号φ7がH”の時に非活
性状態になる。このリフレッシュ要求制御回路5は、非
活性化状態の時には外部からのリフレッシュ要求信号φ
1を受けても内部リフレッシュ要求信号φ2を出力せず
、活性化状態の時には、外部からのリフレッシュ要求信
号φ1が“H”レベルから“L”レベルに立下がった時
にリフレッシュ要求として受入れ、内部リフレッシュ要
求信号φ2を“H”レベルから“L”レベルに立下げて
出力する。6はリフレッシュクロック発生回路であり、
内部リフレッシュ要求信号φ2が“H”レベルから“L
”レベルに立下がった時に半導体メモリ回路10のリフ
レッシュ動作を行い、リフレッシュ実行信号φ3を出力
する。
次に、第1図の回路におけるリフレッシュ制御動作につ
いて第2図を参照しながら説明する。リフレッシュ周期
発生回路1の出力であるクロックパルスφ4に対して外
部からのリフレッシュ要求信号φ1の周期が早ければ、
キャリアカウンタ2のカウントアツプ動作よりもリフレ
ッシュカウンタ3のカウントアツプ動作を多く実行する
。この2つのカウンタ2.3の各位ビットに対応する出
力同士が一致するまでの間は、カウンタ比較回路4の比
較信号φ7は“Loであり、リフレッシュ要求制御回路
5が活性化状態になり、外部からのリフレッシュ要求信
号φ1を受けて内部リフレッシュ要求信号φ2を出力し
、リフレッシュ動作を行うが、やがて2つのカウンタ2
.3の各位ビットに対応する出力同士が一致してカウン
タ比較回路4の比較信号φ7が“H#になると、リフレ
ッシュ要求制御回路5が非活性化状態になり、外部から
のリフレッシュ要求信号φ、を受けても内部リフレッシ
ュ要求信号φ2を出力せず、リフレッシュ動作を行わな
くなる。
その後のリフレッシュ動作は、リフレッシュ周期発生回
路1の出力であるクロックパルスφ4の周期により決ま
り、このクロックパルスφ4によりキャリアカウンタ2
をカウントアツプ動作させ、リフレッシュ要求制御回路
5を活性化させ、外部からのリフレッシュ要求信号φ1
を受けて内部リフレッシュ要求信号φ2を出力してリフ
レッシュ動作を行わせ、これによってリフレッシュカウ
ンタ3をカウントアツプ動作させ、再び、リフレッシュ
要求制御回路5を非活性化状態にする。
換言すれば、リフレッシュカウンタ3の出力内容がキャ
リアカウンタ2の出力内容に追いついて一致するまで外
部からのリフレッシュ要求信号φlを受け入れてリフレ
ッシュ動作を行い、一致すると、リフレッシュ要求制御
回路5が非活性化状態になり、外部からのリフレッシュ
要求信号φlを受入れてもリフレッシュ動作を行わない
故に、リフレッシュカウンタ3の出力内容がキャリアカ
ウンタ2の出力内容を越えてまでもリフレッシュカウン
タ3がカウントアツプ動作することはなく、キャリアカ
ウンタ2の出力内容とリフレッシュカウンタ3の出力内
容との差は、その時点での外部からのリフレッシュ要求
信号φlを受入れてリフレッシュ動作を実行する回数と
なる。
また、−度、リフレッシュカウンタ3の出力内容がキャ
リアカウンタ2の出力内容と一致して外部からのリフレ
ッシュ要求信号φ、を無視する状態になると、リフレッ
シュ周期発生回路1の出力であるクロックパルスφ4が
キャリアカウンタ2をカウントアツプ動作させ、リフレ
ッシュ要求制御回路5を活性化させるまで、リフレッシ
ュ動作を行わない。
従って、−度、カウンタ比較回路4の比較信号φ7が°
H“になると、その後のリフレッシュ動作は、リフレッ
シュ周期発生回路1の出力であるクロックパルスφ4の
周期により決まるので、外部からのリフレッシュ要求信
号φlを時間的に選択する機能をメモリ自身で持ち、リ
フレッシュ周期発生回路1の出力クロックパルスφ6.
の周期を適切に設定することにより、不要なリフレッシ
ュ動作を制限し、リフレッシュ動作平均電流を低減でき
る。
ここで、キャリアカウンタ2、リフレッシュカウンタ3
およびカウンタ比較回路4は、リフレッシュサイクルの
規F& (1Mビットのメモリでは、512サイクル/
 8 m s )の時間内にキャリアカウンタ2がオー
バーフロー(ここでは、−巡することを示す)しないよ
うに、それぞれの桁数を多くしておく必要がある。
第3図(a)および(b)は、リフレッシュ要求制御回
路5の〜具体例およびその動作波形の一例を示している
。即ち、外部からのリフレッシュ要求信号φ1はインバ
ータ11を経てナンドゲー)NAIの一方の入力になり
、インバータ11の出力は遅延用の三段のインバータエ
2〜I4を経てナントゲートNAIの他方の入力になる
。このナントゲートNA1の出力は、インバータI5を
経てナントゲートNA2の一方の入力になり、カウンタ
比較回路4の比較信号φ7がインバータI6を経てナン
トゲートNA2の他方の入力になる。このナントゲート
NA2の出力すは、2個のナントゲートNA3およびN
A4がクロス接続されてなるフリップフロップ回路FF
のセット入力になる。このフリップフロップ回路FFの
出力Cは、遅延回路DLを経てナントゲートNA5の一
方の入力になり、遅延回路DLの出力hは遅延用の三段
のインバータ17〜■9を経てナントゲートNA5の他
方の入力になり、このナントゲートNA5の出力fは、
ナンドゲー)NA6の一方の入力になる。
また、遅延回路DLの出力りは、インバータ11、0を
経てノアゲートNRの一方の入力になり、インバータ1
10の出方は遅延用の大股のインバータIll〜116
を経てノアゲートNRの他方の入力になる。このノアゲ
ートNRの出力は、インバータ117を経てナンドゲー
)NA6の他方の入力になり、このナントゲートNA6
の出力は、インバータ11gを経てフリップフロップ回
路FFのリセット入力になる。このフリップフロップ回
路FFの出力Cは、インバータ119を経て内部リフレ
ッシュ要求信号φ2として出方する。
インバータ110111〜116、ノアゲートNRおよ
びインバータ117は、イニシャライズ回路INTを形
成しており、このメモリ集積回路の電源投入時に誤って
フリップフロップ回路FFの出力Cが“Hlにう・ンチ
された場合、イニシャライズ回路INTの出力gが“L
”レベルとなり、フリップフロップ回路FFのリセット
入力eを′L”レベル1こする。これにより、フリップ
フロップ回路FFの出力CをmL&レベルにセットする
ためのものである。
リフレッシュ要求制御回路5において、カウンタ比較回
路4の比較信号φ7が“L”の時は活性化状態である。
即ち、外部がらのリフレッシュ要求信号φ1が“H″か
ら“L″になると、ナントゲートNAIの出力は、三段
のインバータI2〜I4による信号遅延により一時的に
“L”になり、インバータ■5の出力aは一時的に“H
″になる。
この時、比較信号φ7が入力しているインバータI6の
出力は“H″であるので、ナントゲートNA2の出力す
は一時的にL”になる。このすンドゲートNA2の出力
すの1H″から1L′への立下がりによりフリップフロ
ップ回路FFの出力Cが“L”から“H”に立上がり、
これによってリセット出力dが“H”から“L″へ立下
がる。
フリップフロップ回路FFの出力Cが”L”から“L″
に立上がると、インバータ119の出力(内部リフレッ
シュ要求信号φ2)はH”から“L”へ立下がり、遅延
回路DLの出力が“L″から“N2になり、ナントゲー
トNA5の出力は、三段のインバータ17〜I9による
信号遅延により一時的に“L″になり、イニシャライズ
回路INTの出力は、大股のインバータ111〜116
による信号遅延があるので“H”のままである。
従って、ナントゲートNA6の出力は、ナントゲートN
A5の出力を反転して一時的にH°になり、インバータ
118の出力eは一時的に“L″になる。これにより、
フリップフロップ回路FFのリセット出力dが“L″か
ら“H”に立上がり、これによって出力Cが“H”から
“L”へ立下がり、インバータ119の出力(内部リフ
レッシュ要求信号φ2)は“L”から“H”に立上がり
、遅延回路DLの出力が“L″から“L”へ立下がる。
これに対して、カウンタ比較回路4の比較信号φ7がH
”の時は非活性化状態である。即ち、外部からのリフレ
ッシュ要求信号φ、が“L”になってインバータI5の
出力aが一時的に“H#になっても、比較信号φ7が入
力しているインバータI6の出力は“L″であるので、
ナントゲートNA2の出力すは°H”のままである。従
って、フリップフロップ回路FFの出力Cおよびdは変
化せず、遅延回路DLの出力りは“L”のままであり、
ナンドゲー)Na3の出力f1イニシャライズ回路IN
Tの出力g1インバータ118の出力eはそれぞれ“H
”のままである。
第4図は、第1図中のカウンタ比較回路4の変形例を示
しており、第1図中に示した回路に対して比較回路4の
出力側にラッチ回路41を付加接続した点が異なり、そ
の他は同じであるので第1図中と同一符号を付している
。このラッチ回路41は、2個のカウンタ2.3に与え
られるクロックパルスφ4.φ3のうちの少なくとも一
方のクロックパルス(例えばカウンタ2に与えられるφ
4)によりラッチ制御されるものであり、カウンタ2が
変化したのち比較回路4の出力レベルが安定するまでは
入力を閉じて従前の状態を保持するラッチ状態になり、
比較回路4の出力レベルが安定したのち上記ラッチ状態
を解放することにより比較信号φ7を出力する機能を有
する。
ラッチ回路41は、比較回路4の出力が入力し、クロッ
クパルスφ4とその反転クロックφ4により活性化制御
されるCMOSクロックドインバータ42と、このクロ
ックドインバータ42の出力端に入力端が接続されてい
る0MO3型の第1のインバータ43と、この第1のイ
ンバータ43の出力端(比較信号出力端)と入力端との
間に第1のインバータ43とは入出力が逆向きに接続さ
れているCMO8型の第2のインバータ44とからなる
。なお、クロックドインバータ42において、Pl、P
2はP型MOSトランジスタ、N1、N2はN型MOS
トランジスタ、Vccは電源電圧、VSSは接地電位で
ある。
カウンタ2.3および比較回路4の動作は、第1図を参
照して前述したのと同様であるのでその詳述を省略し、
以下、ラッチ回路41の動作を中心にしてカウンタ比較
回路の動作を第5図を参照して説明する。クロックパル
スφ4が“L″、反転クロックφ4が“H“のときには
、クロックドインバータ42が活性化されて通常のイン
バータと同等な動作により比較回路4の出力を反転させ
、このクロックドインバータ42の出力を第1のインバ
ータ43が反転させて比較信号φ7を出力する。なお、
この場合、クロックドインバータ42の出力の変化に対
して第2のインバータ44の出力が妨害しないように第
2のインバータ44のサイズ(駆動力)を予め適切に設
定しておく必要がある。
いま、リフレッシュカウンタ3の出力(Ro。
R1,R2)が対応して例えばL”  °L′“H”の
場合に、φ、lが“L′から“H″に立上がったときに
キャリアカウンタ2の内部伝搬遅延によりその出力(C
o、C1,C2)が対応して“H#  “L”、 H°
から“L#、 “H”“H”に順次(非同期)に変化す
ると、比較回路4の排他的オア回路g−1、g−2の各
出力a、bが順次に不一致出力状態になり、この出力a
、bの時間差部分で一時的にノア回路g−Nの出力に疑
似的な比較信号Sが出力する。しかし、このとき、クロ
ックドインバータ42が非活性化状態になるので、その
出力は入力(比較回路部4の出力)の状態に関係しなく
なり、従前の真の比較信号φ7を第1のインバータ43
と第2のインノく一夕44とで保持した状態で安定に出
力するう・ソチ状態になる。
ここで、キャリアカウンタ2のクロ・ンク、<ルスφ4
が“H”の状態のパルス幅の時間をT1、クロックパル
スφ4が“L”から“H″に立上がってから比較回路部
4の出力端に生じる疑似的な比較信号Sが真の比較信号
φ7に安定するまでの時間をT2で現した場合、TI>
T2の関係に設定しておく。そうすると、上記したよう
に比較回路部4の出力端に一時的に疑似的な比較信号S
が出力しても、このときにラッチ回路41は入力を閉じ
ているので上記疑似的な比較信号Sが出力することを防
止できる。そして、比較回路部4の出力レベルが真の比
較信号φ7に安定したのちクロ・ツクパルスφ4が“L
2になると、前記したようにクロックドインバータ42
が活性化して比較回路部4の真の出力レベルを取り込む
(前記う・ソチ状態を解放する)ようになる。
なお、上記したような非同期カウンタに限ることなく、
同期カウンタであっても、配線の抵抗分や容量分による
遅延に起因して疑似的な比較信号Sが発生する場合にも
上記したようなカウンタ比較回路を適用してa効である
また、ラッチ回路41は、上記実施例に限らず、例えば
第6図および第7図に示すように種々の構成が可能であ
る。即ち、第6図のラッチ回路は、第4図のラッチ回路
41におけるクロ・ンクドインバータ42を0MO8ト
ランスファゲート51に変更し、第1のインバータ43
の出力側にCMO3型の第3のインバータ52を付加接
続した点が異なるものである。トランスファゲート51
は、P型MOSトランジスタP3およびN型MOSトラ
ンジスタN3からなり、クロックパルスφ4が“L″、
反転クロックφ4が“H”のときに活性化される。
また、第7図のラッチ回路は、クロックパルスφ3.φ
4をノアゲート53に入力して反転クロックφ0を生成
し、この反転クロックφ0をインバータ54に入力して
クロックパルスφ0を生成し、これらのφ0およびφ0
を第4図のラッチ回路41におけるφ4およびφ4に代
えて使用したものである。この場合には、前記したよう
にクロックパルスφ4が与えられるキャリアカウンタ2
の内部伝搬遅延に起因して疑似的な比較信号Sが出力す
ることを防止できると共に、クロックパルスφ3が与え
られるリフレッシュカウンタ3の内部伝搬遅延に起因し
て疑似的な比較信号Sが出力することも防止できる。
なお、前記第1図中のリフレ・ソシュカウンタ3は、半
導体メモリ回路10の内部アドレスカウンタと共用して
もよく、その−例として疑似S RA M (Pseu
do 5tat1c Random Access M
emory。
以後、PSRAMと略記する。)を第8図(こ示してい
る。このPSRAMにおいて、61(よリフレッシュア
ドレスカウンタ、62はローアドレス信号とリフレッシ
ュアドレスカウンタ61の出ツJとを切換え選択するロ
ーアドレスノ<・ソファ、63ftローデコーダ、64
はリフレ・ソシニを必要とするダイナミック型メモリセ
ルを使用したメモリセルアレイ、65はカラムアドレス
信号が入力するカラムアドレスバッファ、66はカラム
デコーダ、67はセンスアンプ・入出力(Ilo)ゲ−
)、68はデータ入力バッファ、69はデータ出カッく
ソファ、70はI10ピン、71はライトイネーブル(
WE)信号入力ピン、72はWE信号人カバッファ、7
3は出力イネーブル(OE)信号入力ビン、74はケ下
信号人カッ<・ソファ、75itチツブイネーブル(C
E)信号入力ビン、76は第1のクロック信号発生回路
、77はチップセレクト(C5)信号入力ピン、78は
第2のクロ・ツク信号発生回路、79はクロック信号バ
ッファ、80はリフレッシュ制御回路、81はリフレ・
ソシュクロツク発生回路、82は外部からのリフレッシ
ュ要求信号φl  (RF S H)が入力するRFS
Hピンである。
従来のPSRAMは、以上の構成において、オートリフ
レッシュ動作のために必要な外部からのリフレッシュ要
求信号φ1およびセルフリフレッシュ動作のために必要
な内部の発振回路(図示せず)からの信号がリフレッシ
ュ制御回路80に入力するが、本発明を適用したPSR
AMは、以上の構成に対してリフレッシュ要求選択制御
部83が付加されている。即ち、このリフレッシュ要求
選択制御部83は、第1図に示したようなリフレッシュ
周期発生回路1と、キャリアカウンタ2と、カウンタ比
較回路4と、リフレッシュ要求制御回路5とからなる。
そして、外部からRFSHビン82を経て入力するリフ
レッシュ要求信号φ1はリフレッシュ要求制御回路5に
入力し、このリフレッシュ要求制御回路5の出力である
内部リフレッシュ要求信号φ2がリフレッシュ制御回路
80に入力する。また、カウンタ比較回路4は、キャリ
アカウンタ2の出力とリフレッシュアドレスカウンタ6
1の出力とを比較する。また、セルフリフレッシュ動作
モードを実現するために、リフレッシュ周期発生回路1
の出力はリフレッシュ制御回路80にも与えられる。
本発明を適用した第8図のPSRAMにおいては、RF
SHピン82にリフレッシュ要求信号φ1が入力すると
、リフレッシュ要求選択制御部83は第1図を参照して
前述したように動作して内部リフレッシュ要求信号φ2
を出力し、メモリセルアレイ64のメモリセルは必ずリ
フレッシュ動作(これはオートリフレッシュ動作と呼ば
れる)を行う。また、リフレッシュ制御回路80がリフ
レッシュ周期発生回路1の出力を受付ける場合には、こ
の出力の周期に合わせてメモリセルのリフレッシュ動作
(これはセルフリフレッシュ動作と呼ばれる)を行うモ
ードとなる。
なお、上記PSRAMにおけるリフレッシュ要求選択制
御部83のカウンタ比較回路4にも、第4図、第6図お
よび第7図に示したようなカウンタ比較回路を適用する
ことができる。
[発明の効果] 上述したように本発明の半導体メモリによれば、半導体
メモリ回路の動作に関連して少なくとも一部のカウンタ
が動作するカウンタ部を有し、このカウンタ部の独立し
た2個のカウンタの各位ビットに対応する出力同士をカ
ウンタ比較回路で比較し、この比較出力を上記半導体メ
モリ回路の制御に用いるようにしたので、例えば外部か
らのリフレッシュ要求信号をメモリ自身で時間的に選択
的に受け入れる機能を持たせることが可能になり、リフ
レッシュ動作平均電流を大幅に削減できるようになる。
即ち、外部からのリフレッシュ要求信号が入力する半導
体メモリにおいて、実際には内部のリフレッシュ周期発
生回路の出力の周期でリフレッシュ動作を行うようにな
り、半導体メモリ回路が必要とするリフレッシュ動作回
数しか実行せず、不必要なリフレッシュ動作電流を消費
しない。また、リフレッシュ要求信号を時間的に分散し
て入力するようにすれば、本発明の半導体メモリを複数
個使用したシステムにおいて、1回のリフレッシュ要求
信号入力に対して全てのメモリが実際にリフレッシュ動
作を行う確率が低くなり、リフレッシュ動作電流の集中
を防止できる。
これは、各メモリのそれぞれのリフレッシュ周期発生回
路の出力の周期にばらつきがあるために、このリフレッ
シュ周期発生回路の出力をカウントする各キャリアカウ
ンタの出力が異なり、外部からのリフレッシュ要求信号
に対して実行可能かどうかが各メモリの状態によって異
なるためである。
また、本発明の半導体メモリによれば、2個のカウンタ
の出力を比較するカウンタ比較回路の出力側に、上記2
個のカウンタに与えられるクロックパルスのうちの少な
くとも一方のクロックパルスにより制御されるラッチ回
路を付加接続することにより、カウンタの内部伝搬遅延
や配線の抵抗骨や容量分による遅延があっても、−時的
に疑似的なカウンタ比較信号が出力することを防止でき
、真のカウンタ比較信号を安定に出力することが可能に
なり、前記したような外部からのリフレッシュ要求信号
をメモリ自身で時間的に選択的に受け入れてリフレッシ
ュ動作平均電流を大幅に削減する機能の信頼性を向上で
きる。
【図面の簡単な説明】
第1図は本発明の半導体メモリの一実施例を示すブロッ
ク回路図、第2図は第1図の回路の動作を示す波形図、
第3図<a)は第1図中のリフレッシュ要求制御回路の
一具体例を示す回路図、第3図(b)は同図(a)の動
作の一例を示すタイミング図、第4図は第1図中のカウ
ンタ比較回路の一例を示す回路図、第5図は第4図のカ
ウンタ比較回路の動作を示す波形図、第6図および第7
図はそれぞれ第4図のカウンタ比較回路の変形例を示す
回路図、第8図は本発明の半導体メモリの他の実施例を
示す回路図、第9図は半導体メモリにリフレッシュ・シ
ステムを内蔵させる場合に考えられるブロック図である
。 1・・・リフレッシュ周期発生回路、2.3・・・カウ
ンタ、4・・・比較回路、5・・・リフレッシュ要求制
御回路、6.81・・・リフレッシュクロック発生回路
、10・・・半導体メモリ回路、41・・・ラッチ回路
、42・・・CMOSクロックドインバータ、43.4
4.52.54・・・CMOS型のインバータ、51・
・・CMOS)ランスファゲート、53・・・ノアゲー
ト、61・・・リフレッシュアドレスカウンタ、80・
・・リフレッシュ制御回路、82・・・リフレッシュ要
求信号入力ビン、83・・・リフレッシュ要求選択制御
部、P1〜P3・・・P型MO8)ランジスタ、N1〜
N3・・・N型MOSトランジスタ、φ1・・・外部リ
フレッシュ要求信号、φ2・・・内部リフレッシュ要求
信号、φ3・・・クロック信号、φ4・・・リフレッシ
ュ実行信号、φ7・・・比較信号。 出願人代理人 弁理士 鈴江武彦 第 図 φ3 第 図 第 図 SS

Claims (4)

    【特許請求の範囲】
  1. (1)半導体メモリ回路と、 この半導体メモリ回路の動作に関連して少なくとも一部
    のカウンタが動作するカウンタ部と、このカウンタ部の
    独立した2個のカウンタの各位ビットに対応する出力同
    士を比較し、出力が前記半導体メモリ回路の制御に用い
    られるカウンタ比較回路と を具備することを特徴とする半導体メモリ。
  2. (2)請求項1記載の半導体メモリにおいて、前記半導
    体メモリ回路のメモリセルはリフレッシュを必要とする
    ダイナミック型メモリセルを使用しており、 前記カウンタ部の独立した2個のカウンタのうちの一方
    のカウンタは前記半導体メモリ回路のリフレッシュ必要
    回数をカウントし、他方のカウンタは前記半導体メモリ
    回路の実際に実行したリフレッシュ動作回数をカウント
    し、 前記カウンタ比較回路の出力により、外部から前記半導
    体メモリ回路に対してリフレッシュ動作を要求するため
    のリフレッシュ要求信号を時間的に選択するように制御
    することを特徴とする半導体メモリ。
  3. (3)請求項2記載の半導体メモリにおいて、前記カウ
    ンタ比較回路の比較信号が一致した時の出力により非活
    性化状態に制御され、前記カウンタ比較回路の比較信号
    が一致しない時の出力により活性化状態に制御されるリ
    フレッシュ要求制御回路を有し、 このリフレッシュ要求制御回路は、活性化状態の時に外
    部からのリフレッシュ要求信号を受け付けて内部リフレ
    ッシュ要求信号を出力することを特徴とする半導体メモ
    リ。
  4. (4)請求項1または2または3記載の半導体メモリに
    おいて、 前記カウンタ比較回路は、前記カウンタ部の独立した2
    個のカウンタの各位ビットに対応する出力同士を比較す
    る比較回路と、この比較回路の出力側に付加接続され、
    前記2個のカウンタに与えられるクロックパルスのうち
    の少なくとも一方のクロックパルスによりラッチ制御さ
    れ、前記クロックパルスにより前記カウンタ部のカウン
    タが変化したのち前記比較回路の出力レベルが安定する
    までは入力を閉じて従前の状態を保持するラッチ状態に
    なり、前記比較回路の出力レベルが安定したのち前記ラ
    ッチ状態を解放し、ラッチ出力が前記半導体メモリ回路
    の制御に用いられるラッチ回路とからなることを特徴と
    する半導体メモリ。
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