JP3626584B2 - バッファメモリー占有量検出回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明はバッファメモリー占有量検出回路に関し、特に高能率画像圧縮符号化送信装置における符号化発生情報量を一定速度に制御するためのバッファメモリー占有量検出回路に関する。
【０００２】
【従来の技術】
バースト状に発生する入力データを書き込みクロックにより書き込み、一定速度の読み出しクロックによって読み出す、読み書き可能なデュアルポートメモリーにおいて、メモリー内に読み出されずに残っているデータ量を示すバッファメモリー占有量を検出し、符号化発生情報量を一定量（速度）に制御するためのバッファメモリー回路を使用した高能率画像圧縮符号化送信装置がある。
【０００３】
従来のバッファメモリー回路では、図５〜８に示すような方法によりバッファメモリーの占有量を検出していた。すなわち、図５において、書き込み２進カウンタ１５は書き込みクロックａを２分周し、書き込みアドレスのＬＳＢ（最下位ビット）ｓを出力する。書き込み側（ｎ−１）進カウンタ４は書き込みアドレスのＬＳＢｓをクロックイネーブル信号として、書き込みクロックａをクロックとしてカウントし（ｎ−１）ビットの書き込み上位アドレスｆを出力する。
【０００４】
デュアルポートメモリー１は書き込みアドレスのＬＳＢｓと書き込み上位アドレスｆをアドレスとして、書き込みクロックａにより入力データｌを書き込む。書き込みアドレスレジスタ（データタイプフリップフロップ；Ｄ−ＦＦ）９は書き込み上位アドレスｆを入力し、書き込みアドレスのＬＳＢｓをクロックイネーブル信号として書き込みクロックａにより書き込み上位（ビット）アドレスｆをラッチする。
【０００５】
読み出し２進カウンタ１６は読み出しクロックｂを２分周して読み出しアドレスのＬＳＢｔを出力する。読み出し側（ｎ−１）進カウンタ８は読み出しアドレスのＬＳＢｔをクロックイネーブル信号として読み出しクロックｂをクロックとしてカウントし、（ｎ−１）ビットの読み出し上位（ビット）アドレスｈを生成する。
【０００６】
デュアルポートメモリー１は読み出しアドレスのＬＳＢｔと読み出し上位アドレスｈとをアドレス信号として、読み出しクロックｂにより読み出しデータｍが出力される。読み出しアドレスレジスタ１０は読み出しアドレスのＬＳＢｔをクロックイネーブル信号として、書き込みクロックａにより読み出し上位アドレスｈをラッチして書き込み側のクロックに乗せ換える（同期変換する）。
【０００７】
書き込みアドレスレジスタ９の出力である書き込みアドレスｉと、読み出しアドレスレジスタ１０の出力であり書き込みクロックａに乗せ換えられた読み出しアドレスｊとは減算器１１にて差分値が出力され、バッファメモリー占有量ｋが検出される。
【０００８】
図６は図５に示す従来のバッファメモリー占有量検出回路のタイミング関係を示し、図７はグラフ化した従来回路のバッファメモリー占有量の出力結果を示す。従って、図７に示すとおり、従来回路では１／２分周されたアドレスＬＳＢｓ，ｔをアドレスレジスタ９，１０のクロックイネーブル信号として使用しているので、２バイト精度でのみバッファメモリー占有量を検出できる。
【０００９】
【発明が解決しようとする課題】
図５に示す従来回路では、読み出しクロックとは非同期のバーストクロックである書き込みクロックにより、デュアルポートメモリーを伝送路バッファ（メモリー）として使用するため、読み出し側メモリーアドレスのＬＳＢをラッチタイミングとして、読み出し側メモリーアドレスを書き込みクロックに乗せ換えていた。
【００１０】
すなわち、図８のクロック乗せ換え動作詳細図に示すとおり、アドレスＬＳＢをレジスタのクロックイネーブル信号として、書き込みクロックでアドレスを読み出すことにより、クロックを乗せ換えていた。このため、クロックを乗せ換えた後の読み出し側アドレスはＬＳＢを除いた２バイト精度のアドレスとなり、バッファメモリー占有量の検出精度も２バイト（１バイト少ない）精度となる問題があった。
【００１１】
本発明の目的は、１バイト検出精度でメモリー占有量を検出可能なバッファメモリー占有量検出回路を提供することである。
【００１２】
【課題を解決するための手段】
本発明によれば、バースト状に発生する入力データを書き込みクロックにより書き込み、一定速度の読み出しクロックによって読み出す読み書き可能なバッファメモリーにおいて、前記バッファメモリー内に残っているデータ量を示すバッファメモリー占有量を、書き込み及び読み出しアドレス信号を書き込み及び読み出しアドレスレジスタにそれぞれ格納し、前記書き込み及び読み出しアドレスレジスタにそれぞれ格納された前記書き込み及び読み出しアドレス信号を減算することにより検出するバッファメモリー占有量検出回路であって、
前記書き込みクロックを２逓倍し書き込みアドレスカウンタの２逓倍書き込みクロックとする書き込みクロック２逓倍手段と、
前記読み出しクロックを２逓倍し読み出しアドレスカウンタの２逓倍読みだしクロックとする読み出しクロック２逓倍手段と、
前記２逓倍書き込みクロックを前記書き込みアドレスレジスタのクロックとし、前記２逓倍書き込みクロックを前記読み出しアドレスレジスタのクロックとして前記読み出しアドレス信号を書き込み側のクロックに乗せ換える手段と、
を含むことを特徴とするバッファメモリー占有量検出回路が得られる。
【００１３】
そして、前記２逓倍書き込み及び読み出しクロックをそれぞれ２分周して前記書き込み及び読み出しクロックとするようにしたことを特徴とし、また、前記書き込み及び読み出しクロックをそれぞれ前記書き込み及び読み出しアドレスレジスタのイネーブル信号とすることを特徴とする。
【００１４】
本発明の作用は次の通りである。デュアルポートメモリーの書き込みクロックと、読み出しクロックとの周波数を２倍にする逓倍回路をそれぞれ設け、読み出しクロックをレジスタのクロックイネーブル信号とし、書き込みクロックの２倍の周波数のクロックにて、読み出し側メモリーアドレスをラッチすることにより、ＬＳＢのビットのアドレスまでクロック乗せ換えを可能としてバッファメモリー占有量の検出精度を１バイト単位で可能とする。
【００１５】
【発明の実施の形態】
以下に、本発明の実施例について図面を参照して説明する。
【００１６】
図１は本発明によるバッファメモリー占有量検出回路の、実施例の構成を示すブロック図であり、図５と同等部分は同一符号にて示している。
【００１７】
図１において、本発明の実施例によるバッファメモリー占有量検出回路は、バッファメモリー（デュアルポートメモリー）１、書き込みクロック（ＣＬＫ）ａのクロック周波数を２倍に逓倍する書き込み側逓倍回路２、２倍速書き込みクロックｃを２分周する書き込み２進カウンタ３、書き込みアドレス（ＷＡ）ｆを発生する書き込み側ｎ進カウンタ４、書き込みクロックａとデュアルポート書き込みクロックｅとの和をとる論理和回路５を有する。
【００１８】
更に、読み出しクロックｂのクロック周波数を２倍に逓倍する読み出し側逓倍回路６、２倍速読み出しクロックｄを２分周する読み出し２進カウンタ７、読み出しアドレスｈを発生する読み出し側ｎ進カウンタ８、書き込みアドレスｆをラッチする書き込みアドレスレジスタ９、読み出しアドレスｈをラッチする読み出しアドレスレジスタ１０、アドレスｉ，ｊを減算する減算回路１１を有している。
【００１９】
本発明の実施例の動作を述べる。バースト状に発生する入力データ（ＷＤ）ｌの書き込みクロックと、出力データ（ＲＤ）ｍの読み出しクロックとにて、読み書き可能なデュアルポートメモリー（素子）１において、メモリー内に読み出されずに残っているデータ量を示すバッファメモリー占有量ｋを次のように検出する。
【００２０】
すなわち、書き込みクロックａは書き込み側逓倍回路２により、クロック周波数を２倍にされ、２倍速書き込みクロックｃを出力する。書き込み２進カウンタ３は２倍速書き込みクロックｃを２分周し、デュアルポートメモリー書き込みクロックｅを出力する。書き込み側ｎ進カウンタ４はデュアルポートメモリー書き込みクロック（ＷＣＬＫ）ｅと書き込みクロックａとの和５をクロックイネーブル信号（Ｅｎ）ｅ’として、２倍速書き込みクロックｃによりカウントしてデュアルポートメモリー１の書き込みアドレス（ＷＡ）ｆを生成する。
【００２１】
読み出し側逓倍回路６は読み出しクロックｂを入力し、クロック周波数を２倍にして２倍速読み出しクロックｄを出力する。読み出し２進カウンタ７は２倍速読み出しクロックｄを２分周してデュアルポートメモリー読み出しクロック（ＲＣＬＫ）ｇを出力する。読み出し側ｎ進カウンタ８はデュアルポートメモリー読み出しクロックｇをクロックイネーブル信号として、２倍速読み出しクロックｄによりカウントして読み出しアドレス（ＲＡ）ｈを生成する。
【００２２】
書き込みアドレスレジスタ９はデュアルポートメモリー書き込みクロックｅをイネーブル信号とし、２倍速書き込みクロックｃにより、書き込みアドレスｆをラッチする。読み出しアドレスレジスタ１０はデュアルポートメモリー読み出しクロックｇをクロックイネーブル信号として、２倍速書き込みクロックｃにより、読み出しアドレスｈをラッチして読み出しアドレスｈを書き込み側のクロックに乗せ換えている。
【００２３】
減算回路１１は書き込みアドレスレジスタ９の出力である書き込みアドレスｉから、読み出しアドレスレジスタ１０の出力である書き込みクロックａに乗せ換えられた読み出しアドレスｊを減算することによって、１バイト精度でバッファメモリー占有量ｋを検出する。
【００２４】
図２は図１の本発明の実施例のタイミング関係を示し、図３はグラフ化したバッファメモリー占有量ｋの出力結果であって、図４は図５に示す従来回路の検出結果（図中の一点鎖線は、従来回路の検出結果を示す）との比較結果を示す。すなわち、従来回路と比べて本発明の実施例の検出精度が、高くなっていることがわかる。図中に示すとおり本発明の実施例は、１バイト精度の占有量が検出可能となる。
【００２５】
【発明の効果】
以上説明したように本発明によれば、デュアルポートメモリーの書き込みクロックと読み出しクロックとの周波数を夫々２倍にする逓倍回路を設け、書き込みクロックの２倍の周波数のクロックにて、読み出し側メモリアドレスを乗せ換えてメモリーアドレスのＬＳＢのビットまで検出可能としたため、バッファメモリー占有量の検出精度が１バイト単位で可能となるという効果がある。
【図面の簡単な説明】
【図１】本発明の実施例のブロック図である。
【図２】本発明の実施例のタイミング図である。
【図３】本発明の実施例の出力結果説明図である。
【図４】本発明の実施例と従来回路との出力結果比較説明図である。
【図５】従来のバッファメモリー占有量検出回路のブロック図である。
【図６】従来のバッファメモリー占有量検出回路のタイミング図である。
【図７】従来のバッファメモリー占有量検出回路の出力結果説明図である。
【図８】クロック乗せ換え動作詳細図である。
【符号の説明】
１ デュアルポートメモリー
２，６ ２逓倍回路
３，７ ２分周回路
４，８ ｎ進カウンタ
９，１０ アドレスレジスタ
１１ 減算回路
【発明の属する技術分野】
本発明はバッファメモリー占有量検出回路に関し、特に高能率画像圧縮符号化送信装置における符号化発生情報量を一定速度に制御するためのバッファメモリー占有量検出回路に関する。
【０００２】
【従来の技術】
バースト状に発生する入力データを書き込みクロックにより書き込み、一定速度の読み出しクロックによって読み出す、読み書き可能なデュアルポートメモリーにおいて、メモリー内に読み出されずに残っているデータ量を示すバッファメモリー占有量を検出し、符号化発生情報量を一定量（速度）に制御するためのバッファメモリー回路を使用した高能率画像圧縮符号化送信装置がある。
【０００３】
従来のバッファメモリー回路では、図５〜８に示すような方法によりバッファメモリーの占有量を検出していた。すなわち、図５において、書き込み２進カウンタ１５は書き込みクロックａを２分周し、書き込みアドレスのＬＳＢ（最下位ビット）ｓを出力する。書き込み側（ｎ−１）進カウンタ４は書き込みアドレスのＬＳＢｓをクロックイネーブル信号として、書き込みクロックａをクロックとしてカウントし（ｎ−１）ビットの書き込み上位アドレスｆを出力する。
【０００４】
デュアルポートメモリー１は書き込みアドレスのＬＳＢｓと書き込み上位アドレスｆをアドレスとして、書き込みクロックａにより入力データｌを書き込む。書き込みアドレスレジスタ（データタイプフリップフロップ；Ｄ−ＦＦ）９は書き込み上位アドレスｆを入力し、書き込みアドレスのＬＳＢｓをクロックイネーブル信号として書き込みクロックａにより書き込み上位（ビット）アドレスｆをラッチする。
【０００５】
読み出し２進カウンタ１６は読み出しクロックｂを２分周して読み出しアドレスのＬＳＢｔを出力する。読み出し側（ｎ−１）進カウンタ８は読み出しアドレスのＬＳＢｔをクロックイネーブル信号として読み出しクロックｂをクロックとしてカウントし、（ｎ−１）ビットの読み出し上位（ビット）アドレスｈを生成する。
【０００６】
デュアルポートメモリー１は読み出しアドレスのＬＳＢｔと読み出し上位アドレスｈとをアドレス信号として、読み出しクロックｂにより読み出しデータｍが出力される。読み出しアドレスレジスタ１０は読み出しアドレスのＬＳＢｔをクロックイネーブル信号として、書き込みクロックａにより読み出し上位アドレスｈをラッチして書き込み側のクロックに乗せ換える（同期変換する）。
【０００７】
書き込みアドレスレジスタ９の出力である書き込みアドレスｉと、読み出しアドレスレジスタ１０の出力であり書き込みクロックａに乗せ換えられた読み出しアドレスｊとは減算器１１にて差分値が出力され、バッファメモリー占有量ｋが検出される。
【０００８】
図６は図５に示す従来のバッファメモリー占有量検出回路のタイミング関係を示し、図７はグラフ化した従来回路のバッファメモリー占有量の出力結果を示す。従って、図７に示すとおり、従来回路では１／２分周されたアドレスＬＳＢｓ，ｔをアドレスレジスタ９，１０のクロックイネーブル信号として使用しているので、２バイト精度でのみバッファメモリー占有量を検出できる。
【０００９】
【発明が解決しようとする課題】
図５に示す従来回路では、読み出しクロックとは非同期のバーストクロックである書き込みクロックにより、デュアルポートメモリーを伝送路バッファ（メモリー）として使用するため、読み出し側メモリーアドレスのＬＳＢをラッチタイミングとして、読み出し側メモリーアドレスを書き込みクロックに乗せ換えていた。
【００１０】
すなわち、図８のクロック乗せ換え動作詳細図に示すとおり、アドレスＬＳＢをレジスタのクロックイネーブル信号として、書き込みクロックでアドレスを読み出すことにより、クロックを乗せ換えていた。このため、クロックを乗せ換えた後の読み出し側アドレスはＬＳＢを除いた２バイト精度のアドレスとなり、バッファメモリー占有量の検出精度も２バイト（１バイト少ない）精度となる問題があった。
【００１１】
本発明の目的は、１バイト検出精度でメモリー占有量を検出可能なバッファメモリー占有量検出回路を提供することである。
【００１２】
【課題を解決するための手段】
本発明によれば、バースト状に発生する入力データを書き込みクロックにより書き込み、一定速度の読み出しクロックによって読み出す読み書き可能なバッファメモリーにおいて、前記バッファメモリー内に残っているデータ量を示すバッファメモリー占有量を、書き込み及び読み出しアドレス信号を書き込み及び読み出しアドレスレジスタにそれぞれ格納し、前記書き込み及び読み出しアドレスレジスタにそれぞれ格納された前記書き込み及び読み出しアドレス信号を減算することにより検出するバッファメモリー占有量検出回路であって、
前記書き込みクロックを２逓倍し書き込みアドレスカウンタの２逓倍書き込みクロックとする書き込みクロック２逓倍手段と、
前記読み出しクロックを２逓倍し読み出しアドレスカウンタの２逓倍読みだしクロックとする読み出しクロック２逓倍手段と、
前記２逓倍書き込みクロックを前記書き込みアドレスレジスタのクロックとし、前記２逓倍書き込みクロックを前記読み出しアドレスレジスタのクロックとして前記読み出しアドレス信号を書き込み側のクロックに乗せ換える手段と、
を含むことを特徴とするバッファメモリー占有量検出回路が得られる。
【００１３】
そして、前記２逓倍書き込み及び読み出しクロックをそれぞれ２分周して前記書き込み及び読み出しクロックとするようにしたことを特徴とし、また、前記書き込み及び読み出しクロックをそれぞれ前記書き込み及び読み出しアドレスレジスタのイネーブル信号とすることを特徴とする。
【００１４】
本発明の作用は次の通りである。デュアルポートメモリーの書き込みクロックと、読み出しクロックとの周波数を２倍にする逓倍回路をそれぞれ設け、読み出しクロックをレジスタのクロックイネーブル信号とし、書き込みクロックの２倍の周波数のクロックにて、読み出し側メモリーアドレスをラッチすることにより、ＬＳＢのビットのアドレスまでクロック乗せ換えを可能としてバッファメモリー占有量の検出精度を１バイト単位で可能とする。
【００１５】
【発明の実施の形態】
以下に、本発明の実施例について図面を参照して説明する。
【００１６】
図１は本発明によるバッファメモリー占有量検出回路の、実施例の構成を示すブロック図であり、図５と同等部分は同一符号にて示している。
【００１７】
図１において、本発明の実施例によるバッファメモリー占有量検出回路は、バッファメモリー（デュアルポートメモリー）１、書き込みクロック（ＣＬＫ）ａのクロック周波数を２倍に逓倍する書き込み側逓倍回路２、２倍速書き込みクロックｃを２分周する書き込み２進カウンタ３、書き込みアドレス（ＷＡ）ｆを発生する書き込み側ｎ進カウンタ４、書き込みクロックａとデュアルポート書き込みクロックｅとの和をとる論理和回路５を有する。
【００１８】
更に、読み出しクロックｂのクロック周波数を２倍に逓倍する読み出し側逓倍回路６、２倍速読み出しクロックｄを２分周する読み出し２進カウンタ７、読み出しアドレスｈを発生する読み出し側ｎ進カウンタ８、書き込みアドレスｆをラッチする書き込みアドレスレジスタ９、読み出しアドレスｈをラッチする読み出しアドレスレジスタ１０、アドレスｉ，ｊを減算する減算回路１１を有している。
【００１９】
本発明の実施例の動作を述べる。バースト状に発生する入力データ（ＷＤ）ｌの書き込みクロックと、出力データ（ＲＤ）ｍの読み出しクロックとにて、読み書き可能なデュアルポートメモリー（素子）１において、メモリー内に読み出されずに残っているデータ量を示すバッファメモリー占有量ｋを次のように検出する。
【００２０】
すなわち、書き込みクロックａは書き込み側逓倍回路２により、クロック周波数を２倍にされ、２倍速書き込みクロックｃを出力する。書き込み２進カウンタ３は２倍速書き込みクロックｃを２分周し、デュアルポートメモリー書き込みクロックｅを出力する。書き込み側ｎ進カウンタ４はデュアルポートメモリー書き込みクロック（ＷＣＬＫ）ｅと書き込みクロックａとの和５をクロックイネーブル信号（Ｅｎ）ｅ’として、２倍速書き込みクロックｃによりカウントしてデュアルポートメモリー１の書き込みアドレス（ＷＡ）ｆを生成する。
【００２１】
読み出し側逓倍回路６は読み出しクロックｂを入力し、クロック周波数を２倍にして２倍速読み出しクロックｄを出力する。読み出し２進カウンタ７は２倍速読み出しクロックｄを２分周してデュアルポートメモリー読み出しクロック（ＲＣＬＫ）ｇを出力する。読み出し側ｎ進カウンタ８はデュアルポートメモリー読み出しクロックｇをクロックイネーブル信号として、２倍速読み出しクロックｄによりカウントして読み出しアドレス（ＲＡ）ｈを生成する。
【００２２】
書き込みアドレスレジスタ９はデュアルポートメモリー書き込みクロックｅをイネーブル信号とし、２倍速書き込みクロックｃにより、書き込みアドレスｆをラッチする。読み出しアドレスレジスタ１０はデュアルポートメモリー読み出しクロックｇをクロックイネーブル信号として、２倍速書き込みクロックｃにより、読み出しアドレスｈをラッチして読み出しアドレスｈを書き込み側のクロックに乗せ換えている。
【００２３】
減算回路１１は書き込みアドレスレジスタ９の出力である書き込みアドレスｉから、読み出しアドレスレジスタ１０の出力である書き込みクロックａに乗せ換えられた読み出しアドレスｊを減算することによって、１バイト精度でバッファメモリー占有量ｋを検出する。
【００２４】
図２は図１の本発明の実施例のタイミング関係を示し、図３はグラフ化したバッファメモリー占有量ｋの出力結果であって、図４は図５に示す従来回路の検出結果（図中の一点鎖線は、従来回路の検出結果を示す）との比較結果を示す。すなわち、従来回路と比べて本発明の実施例の検出精度が、高くなっていることがわかる。図中に示すとおり本発明の実施例は、１バイト精度の占有量が検出可能となる。
【００２５】
【発明の効果】
以上説明したように本発明によれば、デュアルポートメモリーの書き込みクロックと読み出しクロックとの周波数を夫々２倍にする逓倍回路を設け、書き込みクロックの２倍の周波数のクロックにて、読み出し側メモリアドレスを乗せ換えてメモリーアドレスのＬＳＢのビットまで検出可能としたため、バッファメモリー占有量の検出精度が１バイト単位で可能となるという効果がある。
【図面の簡単な説明】
【図１】本発明の実施例のブロック図である。
【図２】本発明の実施例のタイミング図である。
【図３】本発明の実施例の出力結果説明図である。
【図４】本発明の実施例と従来回路との出力結果比較説明図である。
【図５】従来のバッファメモリー占有量検出回路のブロック図である。
【図６】従来のバッファメモリー占有量検出回路のタイミング図である。
【図７】従来のバッファメモリー占有量検出回路の出力結果説明図である。
【図８】クロック乗せ換え動作詳細図である。
【符号の説明】
１ デュアルポートメモリー
２，６ ２逓倍回路
３，７ ２分周回路
４，８ ｎ進カウンタ
９，１０ アドレスレジスタ
１１ 減算回路
Claims (4)
- バースト状に発生する入力データを書き込みクロックにより書き込み、一定速度の読み出しクロックによって読み出す読み書き可能なバッファメモリーにおいて、前記バッファメモリー内に残っているデータ量を示すバッファメモリー占有量を、書き込み及び読み出しアドレス信号を書き込み及び読み出しアドレスレジスタにそれぞれ格納し、前記書き込み及び読み出しアドレスレジスタにそれぞれ格納された前記書き込み及び読み出しアドレス信号を減算することにより検出するバッファメモリー占有量検出回路であって、
前記書き込みクロックを２逓倍し書き込みアドレスカウンタの２逓倍書き込みクロックとする書き込みクロック２逓倍手段と、
前記読み出しクロックを２逓倍し読み出しアドレスカウンタの２逓倍読みだしクロックとする読み出しクロック２逓倍手段と、
前記２逓倍書き込みクロックを前記書き込みアドレスレジスタのクロックとし、前記２逓倍書き込みクロックを前記読み出しアドレスレジスタのクロックとして前記読み出しアドレス信号を書き込み側のクロックに乗せ換える手段と、
を含むことを特徴とするバッファメモリー占有量検出回路。 - 前記２逓倍書き込み及び読み出しクロックをそれぞれ２分周して前記書き込み及び読み出しクロックとするようにしたことを特徴とする請求項１記載のバッファメモリー占有量検出回路。
- 前記書き込み及び読み出しクロックをそれぞれ前記書き込み及び読み出しアドレスレジスタのイネーブル信号とすることを特徴とする請求項１あるいは２記載のバッファメモリー占有量検出回路。
- 前記バッファメモリーがデュアルポートメモリー素子であることを特徴とする請求項１〜３いずか記載のバッファメモリー占有量検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30416097A JP3626584B2 (ja) | 1997-11-06 | 1997-11-06 | バッファメモリー占有量検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30416097A JP3626584B2 (ja) | 1997-11-06 | 1997-11-06 | バッファメモリー占有量検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11143682A JPH11143682A (ja) | 1999-05-28 |
| JP3626584B2 true JP3626584B2 (ja) | 2005-03-09 |
Family
ID=17929788
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30416097A Expired - Fee Related JP3626584B2 (ja) | 1997-11-06 | 1997-11-06 | バッファメモリー占有量検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3626584B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4657978B2 (ja) * | 2006-05-18 | 2011-03-23 | 日本電信電話株式会社 | 送信ビットレートに同期したビットレートの推定方法、同期クロック生成方法及びデータ受信装置 |
-
1997
- 1997-11-06 JP JP30416097A patent/JP3626584B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11143682A (ja) | 1999-05-28 |
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