JPH0268778A - ディジタル信号再生装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、ディジタル信号の再生装置に係り、特に、高
集積化に最適な誤り訂正回路を有するディジタル信号再
生装置に関する。

［従来の技術１ 従来、ＣＤプレーヤ等では、誤り訂正回路により、再生
データの信頼性を高め、高音質のオーディオ信号を再生
している。この誤り訂正回路では、フラグ処理により訂
正能力を高めることか行われている。このフラグについ
ては、ＡＥＳ東京コンファレンス°８５予稿集第１６４
〜１５９頁に記載のように、誤り訂正回路が含まれるＬ
ＳＩ外部の汎用ＲＡＭに記憶されていた。

また、従来、訂正能力を高めるために、特開昭５０−１
０３５６２号公報に記載のように、誤り訂正回路内にフ
ラグ−時記憶用ＲＡＭを設け、このＲＡＭからフラグの
参照を行っていた。

［発明か解決しようとする課題］ 上記ＡＥＳ東京コンファレンス′８５予稿集に記載の従
来技術においては、フラグ記憶に用いるＲＡＭに未使用
のビットか生ずる。すなわち、ＲＡＭ使用効率について
の配慮がなされておらず、ＲＡＭの容量増を必要とする
という問題があった。

また、上記特開昭６０−１０３５６２号に開示された従
来技術は、誤り訂正回路内にフラグ記憶のためのＲＡＭ
を必要とし５回路規模の低減について考慮されておらず
、回路規模増大によりＬＳＩ化を困難にするという問題
があった。

本発明の第１の目的は、記憶手段としての汎用外付けＲ
ＡＭの有効活用を図ることにある。さらに、第２の目的
は、誤り訂正能力を低下させることなく、誤り訂正回路
の回路規模を縮小し、ＬＳＩ化を容易とすることにある
。

［課題を解決するための手段］ 本発明によるディジタル信号再生装置は、２重符号化さ
れたデータを再生する再生手段と、再生データを記憶す
る記憶手段と、上記再生データの誤りを検出訂正し、該
訂正状態を示すフラグを発生する第１の復号手段と、該
第１の復号手段によって訂正処理された訂正データおよ
びフラグにより、さらに誤り訂正をする第２の復号手段
とを具備するディジタル信号再生装置において、上記再
生データを記憶する記憶手段に上記フラグをも記憶し、
かつ、上記第１の復号により発生したフラグを、上記記
憶手段の１アドレスに複数個記憶するよう構成したこと
を特徴とするものである。

好ましくは、上記記憶手段に対して、上記再生データの
読み書きを行うときには上記再生データの１ワード単位
に上記記憶手段のアドレスを割り当て、上記フラグの読
み書きを行うときには、上記複数個のフラグ単位に上記
記憶手段のアドレスを割り当てるアドレス制御手段と、
上記各フレームのフラグを、１ワード内のどのビット位
置に記憶するかを制御するフラグ制御手段とを設ける。

本発明による他の再生信号処理装置は、２重符号化され
たデータを再生する再生手段と、再生データを記憶する
記憶手段と、上記再生データの誤りを検出訂正し、該訂
正状態を示すフラグを発生する第１の復号手段と、該第
１の復号手段によって訂正処理された訂正データおよび
フラグにより、さらに誤り訂正をする第２の復号手段と
を具備するディジタル信号再生装置において、上記記憶
手段に上記第１復号手段による第１復号時に発生された
フラグをも記憶し、上記第２復号手段による第２の復号
により検出した誤りデータか上記第１の復号時に誤り検
出されているか否かを上記第１の復号時に発生されたフ
ラグにより確認するためのフラグ参照タイミングと、上
記第２の復号時に第１の復号時のフラグ数を計算するた
めに上記記憶手段からフラグを読込むためのフラグ読み
込みタイミングとを独立としたことを特徴とするもので
ある。

本発明によるさらに他のディジタル信号再生装置は、２
重符号化されたデータを再生する再生手段と、再生デー
タを記憶する記憶手段と、上記再生データの誤りを検出
訂正し、該訂正状態を示すフラグを発生する第１の復号
手段と、該第１の復号手段によって訂正処理された訂正
データおよびフラグにより、さらに誤り訂正をする第２
の復号手段とを具備するディジタル信号再生装置におい
て、上記記憶手段に、上記第１復号手段による第１の復
号時に発生されたフラグをも記憶し、上記第２復号手段
によるフラグ参照タイミングを訂正処理過程によらず一
定とし、該フラグ参照タイミングに合わせて上記記憶手
段から上記フラグの読出し・参照を行うことを特徴とす
るものである。

好ましくは、上記第１および第２復号手段は、ＬＳＩ化
された回路内に包含され、上記記憶手段は、該ＬＳＩに
外付けされるＲＡＭである。

［作用］ 上記記憶手段の有効活用に関しては、再生データの一時
記憶用のＲＡＭをフラグ記憶に共用し。

かつ、同一アドレス内に複数のフラグを書き込むことを
可能としている。これにより、汎用外付けＲＡＭの使用
効率を向上させることかできる。

また、２重符号化されたデータの誤り訂正処理において
、第２の復号時の検出能力、訂正能力向上のための第１
の復号の状態を示すフラグの参照は、第１の復号および
第２の復号から独立したサイクルで行う。したがって、
第２の復号時にエラーか検出されたワードの第１の復号
に関するフラグの参照を行うタイミングが訂正処理過程
の違いによって異なることがなくなり、直接外付けＲＡ
Ｍよりフラグを参照できるので、誤り訂正回路内の上記
フラグ−時記憶用ＲＡＭを不要とすることができる。

以上のように、本発明によれば誤り訂正回路の誤り検出
能力、訂正箋力を低下させることなく、回路規模を低減
することが可能となる。

［実施例１ 以下、本発明の一実施例を図面により詳細に説明する。

第１図は、データの一時記憶手段と、フラグの一時記憶
手段とを兼ねる記憶回路にフラグを記録した場合の記録
フォーマットを示したものである。ここでは、１個のフ
ラグは２ビツトで構成され、記憶回路は通常１ワード８
ビツトで構成される場合を示している。ただし、本発明
はこれに限定されるものではない。

第１図において、ＣＩｎｎ〜Ｃ１，ｎ−：ｌは、第１の
復号時に関するフラグであり、Ｃ１＋　２１−１はＣ，
、。

のｌフレーム前のフラグを示す０時系列的に入力される
フラグは、第１図示すように、記憶回路１ワードに４個
（４フレ一ム分）記録することができる。したがって、
従来技術においてデーター時記憶手段をフラグ記憶手段
に兼用した場合には、ｌワードあたり６ビツトが無駄と
なるが、本実施例の場合には、フラグの記憶容量を１／
４に減少させることができる。

以上、本実施例によれば゛、データおよびフラグの−時
記憶回路の有効活用が図れる。

次に第２Ａ図に、本発明によるディジタル信号再生装置
のブロック図を示す。

第２Ａ図において、１は再生信号入力端子、２はディジ
タル信号再生回路、３，８．１０はデータセレクタ、４
は制御回路、５は基準発振器、６はスロットカウンタ、
７はデコーダ、９は加算器、１１はデータおよびフラグ
の記憶回路、１４はＤ／Ａ変換器、１５はアナログ出力
端子、２０はパスライン、２１はフラグ制御回路である
。

ディジタル信号再生回路２は、入力端子ｌより入力され
た再生信号に基づいてディジタル信号を再生し、ハスラ
イン２０に出力し、同時に再生信号中の同期信号を検出
し、データセレクタ３にフレーム同期信号を出力する。

フレーム同期信号は、デインタリーブ、誤り訂正処理を
行うときに−まとまりとして扱うシンボルの集まりであ
る１フレームに対応した信号であり、本実施例では１フ
レーム毎に更新される数値を表わす。

基準発振器５は、システムクロックを生成する。このシ
ステムクロックを受ける制御回路４は、各ブロックに同
期信号を供給する。データセレクタ３、スロットカウン
タ６、デコーダ７、データセレクタ８、加算器９、デー
タセレクタ１０、記憶回路１１および制御回路４は、ア
ドレス制御手段を構成する。このアドレス制御手段は、
データの一時記憶手段およびフラグの一時記憶手段を兼
ねる上記記憶回路１１のアドレスを制御するものであり
、フラグの書き込み／読み出しの際には、ある複数個（
先の実施例ては４個）のフラグに対し、ｌアドレス値を
記憶回路１１に出力する。

データセレクタ３は、ディジタル再生信号の書き込み時
は、ディジタル信号再生回路２からのフレーム同期信号
を選択し、記憶回路ｌｌと誤り訂正回路１２および誤り
補正回路１３との間でデータのやりとりを行うときは、
制御回路４からのフレーム同期信号を選択する。

スロットカウンタ６は、１フレ一ム時間をさらにｍ個の
スロットに分割するために、制御カウンタ４からクロッ
クの供給を受けてｍ進カウンタな構成する。

デコーダ７は、スロットカウンタ６からのデータをデコ
ーダする。このデコード値と、フレーム同期信号の和が
記憶回路１１のアドレス値となる。デコーダ７の出力は
、データセレクタ８を通して加算器９に入力される。加
算器９は、データセレクタ３からのフレーム同期信号と
、デコーダ７からのデータとの加算により、記憶回路１
１のアドレスを生成し、データセレクタ１０を介して記
憶回路１１に出力する。

データセレクタ８．１０はディジタル再生信号の読み書
きを行う場合はデータをそのまま通過させる。すなわち
、記憶回路１１のアドレスＡは。

データセレクタ３からのフレーム同期信号値をＢ、デコ
ーダ７の出力値をＣとすれば、Ａ＝Ｂ＋Ｃ・・・ｌ） で与えられる。

記憶回路１１は、ディジタル信号再生回路２により再生
されたディジタル信号を一時記憶する回路である。この
記憶回路１１に対して、上述したアドレスの生成法によ
ってアドレスか制御され、デインタリーブが実行される
。また、記憶回路１１は、誤り訂正回路１２の第１の復
号時に関するフラグの一時記憶装置をも兼ねる。

フラグの書き込み／読み取りを行うときは、データセレ
クタ８は、デコーダ７の出力をｎビット左にシフトした
値を加算器９に出力する。この出力をＣ′とする。加算
器９でフレーム同期信号と加算された信号は、データセ
レクタｌＯに出力される。データセレクタ１０は、加算
器９の出力をｎビット右にシフトする。これにより、フ
レーム同期信号の周期を２°倍に延ばす。すなわち、記
憶回路１１のアドレスは次式で与えられる。

Ａ　＝　（１／２ｎ）−ＣＢ　＋　Ｃ−）　　　・２　
）記憶回路１１のデータはデータバス２０に対して入出
力される。

フラグ制御回路２１は、１個のフラグがＸビットで構成
される場合、フラグ書き込み時にはＸビットずつ書き込
みデータを更新し、フラグ読み出し時にはフラグを記憶
するデータをＸビットずつシフトする。したがって、下
記３）式が成立する場合、フラグ記憶に必要な記憶容量
は、ｌワードに１フラグを記憶する場合に比べ、１／２
ｎに削減てきる。

Ｘ≦ｙ・１７２°　　　　　　　・・・３）ここに、ｙ
はデータ１ワードのビット数である。

ＣＤプレーヤを例に挙げると、ｙ＝８、かつＸ＠ａつ＝
２であるため、フラグを記憶するのに必要な記憶容量を
１／４に削減できる。

誤り訂正回路１２は、第１復号手段および第２復号手段
を兼ねており、第１の復号時に、誤り訂正および検出を
行うと同時に、訂正に関するフラグを生成し、記憶回路
１１に書き込む。そして、第２の復号時に、第１の復号
によって訂正されたデータと上記フラグとを記憶回路１
１から読み込み、さらに、誤り検出訂正を行う。

また、誤り補正回路１３では、誤り訂正回路１２で誤り
訂正不能と判定されたワードを補間等により補正する。

補正か不要なワードについてはそのまま通過させる。誤
り補正回路１３の出力データはＤ／Ａ変換器１４により
アナログ信号に変換してアナログ出力端子１５に出力す
る。

第２Ｂ図に、記憶回路１１の１データワードのビット数
を８ビツト、フラグのビット数を２ビツトとした場合の
、第２Ａ図のフラグ制御＠路２１の具体的な構成例を示
す。

フラグ制御回路２１は、フラグの読み出し時に利用され
るデータセレクタ２１ａと、フラグの書き込み時に利用
されるラッチ回路２１ｂ〜２１ｅおよびバッファ回路２
１ｆ〜２１ｉとからなる。

フラグ書き込み時には、各フレームごとに順次選択され
たラッチ回路２１ｂ〜２１ｅの１つにフラグが書き込ま
れ、全ラッチ回路の８とットデータがバッファ回路２１
ｆ〜２１ｉを介して記憶回路１１の指定されてｌアドレ
スに書き込まれる。すなわち、１つのラッチ回路につい
てみれば、４フレームごとに記憶フラグが更新され、す
べてのバッファ回路はｌフレームごとに駆動される。ま
た、フラグ読み出し時には、記憶回路１１から必要とす
るフラグを含む８ビツトデータがデータセレクタ２１ａ
に取り込まれ、目的のフラグのデータ内のビット位置に
応じた制御信号により、当該２ビツトフラグか訂正回路
１２に選択出力される。このような構成により、記憶回
路１１を効率的なフラーグ記憶に供することが可能にな
り、ディジタル信号再生回路の記憶回路容量を削減てき
る。逆に、同一記憶容量の記憶回路については、フラグ
記憶に必要な記憶容量が低減され、その分だけ再生デー
タの一時記憶に使用可能な記憶容量を増加できるので、
再生信号入力の有するジッダ成分に対するマージンを増
加する効果を有する。

第３図は、ＣＤプレーヤの再生信号の一時記憶における
記憶容量の割り振り方の概念を示したものである。第３
図により、データ記憶容量増による再生信号入力のジッ
タに対するマージンの増加についてＣＤプレーヤを例に
とり説明する。

第３図は、ある時間における記憶回路の割当てを示して
おり、丸１個が１ワード分の記憶容量に対応する。ディ
ジタル信号再生回路２により再生された再生信号は、ｌ
Ａｒ　ａ、ＶＶ　１．Ｗ２．””　ｐ　３の順に書き込
まれ、１行（１フレーム）書き込まれるごとに、左の行
から右の行へと書き込まれていく。再生信号は、ディジ
タル信号再生回路２からの同期信号にしたがってＷのタ
イミングで、第３図においてはＷの行に書き込まれる。

これに対し、システムクロックに同期したフレーム同期
信号によりＣＩＲのタイミングで第３図ＣＩＲの行が読
み出される。しかし、再生信号に同期したフレーム同期
信号と、システムクロックに同期したフレーム同期信号
とは同期していない、したがって、行ｗと行ＣＩＲとの
間隔は変動することになる。そこで、有効なデータを破
壊することを防止するためには、すなわち、第３図にお
いて行Ｗか行ＣＩＲより左側にあるためには、行Ｗと行
ＣＩＲとの間隔を充分にとっておく必要がある。他方、
この間隔を必要以上に大きく取ることは記憶容量の無駄
である。したがって、行Ｗと行ＣＩＲとの間に必要かつ
充分なマージンに対応する行数分の記憶回路か必要とな
る。ＣＤプレーヤては、ｎフレームのマージンを得るた
めには、ｎ×３２ワードの記憶容量を必要とすることに
なる。また、通常、記憶回路には上の列から順に連続し
て書き込まれるため、Ｗの逆方向の変動に対しても考慮
を要する。よって、±ｎフレームのマージンを要し、ｎ
Ｘ６４ワードの記憶容量が必要となる。当然ながら、再
生信号の含むジッタに対する余裕度を大きくとるために
は、データー時記憶用の記憶回路の記憶容量の増加を伴
う。

第４図は、制御回路４からのフレーム同期信号の周期を
変更する手段として、第２Ａ図記載の実施例とは別の手
段を用いた実施例を示す。

本実施例では、データセレクタ２２、制御回路２３、ス
ロットカウンタ６、デコーダ７、加算器９によってアド
レス制御手段を構成し、記憶回路１１のアドレスを制御
する。制御回路２３は、システムクロックに同期したフ
レーム同期信号と、周期かフレーム周期のＰ倍である同
期信号をデータセレクタ２２に出力する。データセレク
タ２２は、再生データを記憶回路１１に書き込むときは
ディジタル信号再生回路２からのフレーム同期信号を選
択し、記憶回路１１と誤り訂正回路１２および誤り補正
回路１３との間のデータのやりとりを行うときは、シス
テムクロックに同期したフレーム同期信号を選択し、さ
らに記憶回路１１と誤り訂正回路との間のフラグのやり
とりを行うときは、上記Ｐ倍周期の同期信号を選択する
。したがって、フラグのやりとりを行うとき、記憶回路
ｉｔには下記４）式に示されるアドレスが与えられる。

Ａ＝（１／Ｐ）　　Ｂ＋ｃ”　　　・・・４）ここで、
Ｃ″はデコーダ７の出力値である。

アドレス制御手段の変更以外に、第２Ａ図に記載の実施
例と異なる点はない。下記５）式が成立する場合は、ｌ
ワードに１フラグを格納した場合に対して、１／Ｐに記
憶容量を削減てきる。

Ｘ≦ｙ・（１／Ｐ）　　　　　　　　・・・５）以上、
本実施例によれば、２のべき乗によらず、任意のＰにつ
いて、フラグ記憶に必要な記憶回路の記憶容量を１／Ｐ
に削減することか可能になる。

また、前実施例において、制御回路２３からＰ倍周期信
号を出力する代りに、フレーム同期信号とこの信号をｎ
ビットシフトした信号とをデータセレクタ２２に入力す
ることにより、回路規模を小さくして、第２の実施例と
同様の効果を得ることかできる。

第５図は、１フレームを３つのサイクルに分ける信号Ｃ
１，ＣＩＦおよび誤り訂正処理実行開始同期信号Ｃ０Ｒ
５を生成する本発明の他の実施例を示したものである。

第２Ａ図と同一の要素には同一の参照番号が付しである
。

第５図に示すとおり１本実施例ではスロットカウンタ６
の出力をデコーダするデコーダ１６が追加され、これに
よって、ＣＩ信号１７、ＣＩＦ信号１８、Ｃ０Ｒ５信号
１９が作成される。

次に、この実施例の動作を、第６図を用いて説明する。

第６図は、記憶回路（第２Ａ図１１）と誤り訂正回路（
第２Ａ図１２）とを結ぶデータバス（第２Ａ図２０）上
にフラグＦＬ等が出力されるタイミングを示すＢＵＳ２
４、フレームを３つのサイクルに分けるＣ１信号１７、
ＣＩＦ信号１８、誤り訂正の各サイクルの処理開始に同
期したＣ０Ｒ５信号１９、および誤り訂正回路（ＥＣＵ
）の実行内容２８を示すタイムチャートである。

誤り訂正回路は、Ｃ１リードサイクルでは。

ＣｌリライトとＣ２デコードとを実行する。Ｃ１リライ
トでは、前フレームの０１デコードにより実行された第
１の復号にしたがってデータの書き換えが行われる。Ｃ
２デコードでは、第２の復号な行う、同時に、Ｃ２デコ
ードによる処理内容、即ち、何シンボル訂正をしたかと
いう履歴を誤り訂正回路内の記憶回路に残す。Ｃ１リー
ドサイクルでは、並行して第１の復号の対象となるデー
タＣＩＤ０〜ＣＩＤ立の入力を行う。

Ｃ１フラグリードサイクルでは、Ｃ２デコーダでエラー
検出されたワードの、第１の復号に関するフラグＦ　Ｌ
　Ｏ”　Ｆ　Ｌ　ｎを参照する。これをフラグリリート
という。Ｃ２デコーダ時に残した履歴にしたかって、何
シンボル訂正したかという処理内容ごとに適切なフラグ
リリードを行う、フラグリリードの結果とフラグ数から
、データの書き換えの実行の有無、第２の復号に関する
フラグ処理を決定する。

Ｃ１フラグリードサイクルの実行も、Ｃ０Ｒ５信号１９
に同期して実行か開始される。したかって、Ｃ２デコー
ド時に何シンボル訂正を行うかによって生じるＣ２デコ
ートの実行ステップ数の違いによる影響を受けることな
く、Ｃ０Ｒ５信号１９からの実行ステップ数を合わせる
ことにより、フラグリリード実行のタイミングを、記憶
回路（第２Ａ図１１）からフラグがデータバス（第２Ａ
図２０）に出力されるタイミングに合わせることかでき
る。したがって、Ｃ２デコートの実行ステップ数の違い
に関わらず、フラグリリートタイミンクを一定にするこ
とができるので、従来、誤り訂正回路内に必要であった
フラグ−時記憶用の記憶回路を不要とすることかてきる
。Ｃｌフラグリードサイクルでは、フラグリリート後に
第１の復号時のフラグＣＩＦＯ〜ＣｌＦｍの読み取りを
行っている。この読み込まれたフラグは、フラグ位置を
演算し、一部を記憶するとともに、フラグ数をカウント
するために用いられる。フラグ位置とは、どのデータに
フラグか付加されたかを示すものである。フラグ位置は
次フレームの０２デコ一ダ時、演算に用いられる。また
、フラグ数は次フレームの０２デコート終了後の処理決
定時に用いられる。

Ｃ２リードサイクルでは、Ｃ２リライトとＣｌデコード
とを実行する。Ｃ２リライトでは、Ｃｌフラグリードサ
イクルによって決定された処理に従い、Ｃ２デコードに
より実行された結果通りに、データの書き換えを行う。

Ｃ１デコートでは、第１の復号の誤り訂正計算を行う。

Ｃ２リライトとＣｌデコードとは、連続して実行され、
他サイクルと同様に、ＣＯＲ３信号１９に同期して実行
が開始される。Ｃ２リードサイクルでは、並行して第２
の復号データＣ２ＤＯ〜Ｃ２Ｄｍを読み込む。

以上、本実施例によれば、訂正渣力、検出能力の低下な
く、誤り訂正回路規模を縮小することがてきる。また、
本実施例は、誤り訂正回路を含む信号処理回路全体にお
ける記憶回路を集中化しているため、信号処理回路をＬ
ＳＩ化した場合のテスト性および信頼性を向上させるこ
とができる。

第７図に、前記実施例に実際に適用される誤り訂正回路
１２のブロック図を示す。

第７図において、３０はシンドロームジェネレータ（Ｓ
ＧＥＮ）、３１はＲＡＭ、３２．４４はデータセレクタ
、３３ａはフラグ出力レジスタ（Ｆｏ）、３３ｂはロケ
ーションレジスタ（Ｌｏ）、３４はレジスタ、３５はバ
ッファ、３６はガロア体の演算を行うＡＬＵ、３７はＲ
ＯＭ、３８はＯＲ回路、３９はプログラムラッチ、４０
はプログラムＲＯＭ、４１はプログラムカウンタ（ＰＣ
：ＮＴ）、４２は分岐条件判断回路、４３は比較回路（
ＣＰＸ）　、　４５はフラグカウンタ（ＦＣＮＴ）、４
６はαカウンタ、４８はデータ入出力端子、４９はフラ
グ入出力端子、５０はロケーション出力端子である。

誤り訂正回路は、プログラムＲＯＭ４０に記憶されたプ
ログラムにしたがって、バッファ３５゜レジスタ３４．
ＡＬＵ３６等を制御し、誤りの訂正検出およびフラグの
生成を行う。

シンドロームジェネレータ３０は、第１および第２の復
号の対象となるデータがデータ入出力端子４８から入力
されるとき、シンドロームの生成を行う。

プログラムＲＯＭ４０には、誤り訂正回路の実行手順が
記憶されている。プログラムカウンタ４１は、プログラ
ムＲＯＭ４０のアドレスを制御する。分岐条件判断回路
４２は、Ｃ１信号１７、ＣＩＦ信号１８、ＣＯＲ３信号
１９、ＯＲ回路３８の出力等の分岐条件を判断し、プロ
グラムカウンタ４１を制御する。比較回路４３は、レジ
スタ（Ａ）３４ａおよびレジスタ（Ｂ）３４ｂの大小比
較を行う、データセレクタ４４は、レジスタ３４ａへの
入力を選択する。ＡＬＵ３６は、ガロア体演算を行う。

ＲＡＭ３１は、誤り訂正計算における一時記憶を行う。

データセレクタ３２は、ＲＡＭ３１のアドレスの選択を
行う。ＯＲ回路３８は、データバス２９の０検出を行い
、分岐条件判断回路４２に出力する。ＲＯＭ３７は、誤
り訂正の計算上必要な変換テーブルを形成し、αカウン
タ４６は、ガロア体上でのロケーション計算を行う、レ
ジスタ３４、バッファ３５は、プログラムＲＯＭ４０に
記憶されたプログラムの制御を受けて、訂正処理に利用
される。フラグ出力レジスタ３３ａは、制御回路（第２
Ａ図４）の制御により記憶回路（第２Ａ図１１）に第１
の復号に関するフラグをフラグ入出力端子４９を介して
出力する。ロケーションレジスタ３３ｂは、制御回路の
制御により、記憶回路のアドレスを、ロケーション出力
端子５０に出力する。フラグカウンタ４５は、第１の復
号に関するフラグの出力の判別および計数を行う。

第７図に示した誤り訂正回路は、ロケーションレジスタ
３３ｂ、フラグカウンタ４５により、フラグ入出力端子
４９を介して、フラグリリート時ごとに直接記憶回路（
第２Ａ図１１）をアクセスすることにより、誤り訂正回
路内にフラグ−時記憶用記憶回路を不要とする。

以上、本誤り訂正回路によれば、第５図により示された
実施例か実現可能となる。

第８図および第９図に、本発明において実行可能な誤り
訂正処理アルゴリズムの具体例を示す。

第８図は第１の復号処理の一例２第９図は第２の復号処
理の一例である。両図において、Ｎ（Ｆｌ）Ｎ（Ｆ２）
は、第１の復号によりそれぞれのフラグが付加されたワ
ード数、Ｎ（Ｅ）は、復号により検出された誤り数、Ｌ
（Ｆｌ）、　Ｌ（Ｆ２）は、第２の復号により誤りが検
出されたワードのうちそれぞれのフラグか付加されてい
るワード数を示す。本アルゴリズムでは、フラグ判断に
より誤訂正、誤検出を行う可能性を下げることにより、
訂正能力、検出走力の高い訂正を行うことか可能となっ
ている。

［発明の効果］ 以上説明したように本発明によれば、データの一時記憶
回路をフラグ記憶に共用することにより、誤り訂正回路
内に必要とされたフラグの一時記憶回路が不要となり、
その結果、誤り訂正回路の回路規模が縮小され、そのＬ
ＳＩ化が容易になる。また、この記憶回路共通化により
信頼性の向上を図ることができる。さらに、記憶回路へ
のフラグの記憶を、複数単位で行うことにより、記憶回
路の記憶容量の有効活用が行える。

【図面の簡単な説明】

第１図は本発明の詳細な説明図、第２Ａ図は本発明によ
るディジタル信号再生装置の一実施例のブロック図、第
２Ｂ図は第２Ａ図の一部の詳細ブロック図、第３図はＣ
Ｄプレーヤの再生信号の一時記憶における記憶容量の割
り振り方の概念図、第４図は本発明の他の実施例のブロ
ック図、第５図は信号ＣＩ、ＣＩＦ、ＣＯＲ３の発生手
段を備えた本発明の第２の実施例のブロック図、第６図
は第５図実施例の動作説明図、第７図は誤り訂正回路の
具体的構成例を示すブロック図、第８図および第９図は
本発明において採用しつる第１および第２復号処理のア
ルゴリズム例を示すフローチャートである。 ２・・・ディジタル信号再生回路、３・・・データセレ
クタ、４・・・制御回路、５・・・基準発振器、６・・
・スロットカウンタ、７・・・デコーダ、８・・・デー
タセレクタ、９・・・加算器、１０・・・データセレク
タ、１１・・・記憶回路、１２・・・誤り訂正回路、１
３・・・誤り補正回路、２１・・・フラグ制御回路

Claims (1)

1. 【特許請求の範囲】 １、２重符号化されたデータを再生する再生手段と、再
   生データを記憶する記憶手段と、上記再生データの誤り
   を検出訂正し、該訂正状態を示すフラグを発生する第１
   の復号手段と、該第１の復号手段によって訂正処理され
   た訂正データおよびフラグにより、さらに誤り訂正をす
   る第２の復号手段とを具備するディジタル信号再生装置
   において、 上記再生データを記憶する記憶手段に上記フラグをも記
   憶し、かつ、上記第１の復号手段により発生したフラグ
   を、上記記憶手段の１アドレスに記憶するよう構成した
   ことを特徴とするディジタル信号再生装置。 ２、上記記憶手段に対して、上記再生データの読み書き
   を行うときには上記再生データの１ワード単位に上記記
   憶手段のアドレスを割り当て、上記フラグの読み書きを
   行うときには、上記複数個のフラグ単位に上記記憶手段
   のアドレスを割り当てるアドレス制御手段と、 上記各フラグを、１ワード内のどのビット位置に記憶す
   るかを制御するフラグ制御手段とを有することを特徴と
   する請求項１記載のディジタル信号再生装置。 ３、２重符号化されたデータを再生する再生手段と、再
   生データを記憶する記憶手段と、上記再生データの誤り
   を検出訂正し、該訂正状態を示すフラグを発生する第１
   の復号手段と、該第１の復号手段によって訂正処理され
   た訂正データおよびフラグにより、さらに誤り訂正をす
   る第２の復号手段とを具備するディジタル信号再生装置
   において、 上記記憶手段に上記第１復号手段による第１復号時に発
   生されたフラグをも記憶し、上記第２復号手段による第
   ２の復号により検出した誤りデータが上記第１の復号時
   に誤り検出されているか否かを上記第１の復号時に発生
   されたフラグにより確認するためのフラグ参照タイミン
   グと、上記第２の復号時に第１の復号時のフラグ数を計
   算するために上記記憶手段からフラグを読込むためのフ
   ラグ読み込みタイミングとを独立としたことを特徴とす
   るディジタル信号再生装置。 ４、２重符号化されたデータを再生する再生手段と、再
   生データを記憶する記憶手段と、上記再生データの誤り
   を検出訂正し、該訂正状態を示すフラグを発生する第１
   の復号手段と、該第１の復号手段によって訂正処理され
   た訂正データおよびフラグにより、さらに誤り訂正をす
   る第２の復号手段とを具備するディジタル信号再生装置
   において、 上記記憶手段に、上記第１復号手段による第１の復号時
   に発生されたフラグをも記憶し、上記第２復号手段によ
   るフラグ参照タイミングを訂正処理過程によらず一定と
   し、該フラグ参照タイミングに合わせて上記記憶手段か
   ら上記フラグの読出し・参照を行うことを特徴とするデ
   ィジタル信号再生装置。 ５、上記第１および第２復号手段は、ＬＳＩ化された回
   路内に包含され、上記記憶手段は、該ＬＳＩに外付けさ
   れるＲＡＭであることを特徴とする請求項１、２、３ま
   たは４記載のディジタル信号再生装置。