JPH08201483A - タイミング発生器 - Google Patents
タイミング発生器Info
- Publication number
- JPH08201483A JPH08201483A JP7027432A JP2743295A JPH08201483A JP H08201483 A JPH08201483 A JP H08201483A JP 7027432 A JP7027432 A JP 7027432A JP 2743295 A JP2743295 A JP 2743295A JP H08201483 A JPH08201483 A JP H08201483A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- timing
- bit
- delay
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【目的】 本発明は、高速タイミング用の場合と低速タ
イミング用で、使用されないビットに着目して回路規模
を大きく増加すること無く幅広いテスト周期９９rateに
対応可能なタイミング信号発生器を安価に実現する。 【構成】 設定データ格納メモリ４０からの遅延量デー
タ４０dat信号を受け、高速タイミング用と低速タイミ
ング用の切り替えに使用するレンジ切り替え信号１２re
ngeを受けて、この遅延量データ４０dat信号のビット長
４０lenに固定論理レベルのＭビット長を加えた拡張ビ
ット信号を入力端に受けて、前記レンジ切り替え信号１
２rengeにより切り替えて出力するレンジ切り替え器１
２手段を設ける。
イミング用で、使用されないビットに着目して回路規模
を大きく増加すること無く幅広いテスト周期９９rateに
対応可能なタイミング信号発生器を安価に実現する。 【構成】 設定データ格納メモリ４０からの遅延量デー
タ４０dat信号を受け、高速タイミング用と低速タイミ
ング用の切り替えに使用するレンジ切り替え信号１２re
ngeを受けて、この遅延量データ４０dat信号のビット長
４０lenに固定論理レベルのＭビット長を加えた拡張ビ
ット信号を入力端に受けて、前記レンジ切り替え信号１
２rengeにより切り替えて出力するレンジ切り替え器１
２手段を設ける。
Description
【０００１】
【産業上の利用分野】この発明は、ＩＣテストシステム
において、被試験デバイスに与えるタイミング信号、及
び被試験デバイスの出力信号の判定タイミング信号を生
成するタイミング発生器に関する。
において、被試験デバイスに与えるタイミング信号、及
び被試験デバイスの出力信号の判定タイミング信号を生
成するタイミング発生器に関する。
【０００２】
【従来の技術】被試験デバイス（ＤＵＴ）には、高速か
ら低速までの、様々な動作速度のデバイスがある。ＩＣ
テストシステムでは、これに対応した試験速度で測定す
る必要があり、ＤＵＴの試験速度に対応したテスト周期
（レート）を基準に各種タイミングを決めている。この
発生レートは、低速デバイスでは数百μｓであり、高速
デバイスでは数十ｎｓである。このように発生レートの
時間幅が大きい。タイミング信号発生器では、テスト周
期９９rate毎にオンザフライ（on the fly）で任意の時
間遅延したタイミング信号を発生出力するものであり、
低速から高速に至るテスト周期に対応した時間遅延回路
を設ける必要がある。しかも、このタイミング信号発生
器を多数チャンネル設けている。
ら低速までの、様々な動作速度のデバイスがある。ＩＣ
テストシステムでは、これに対応した試験速度で測定す
る必要があり、ＤＵＴの試験速度に対応したテスト周期
（レート）を基準に各種タイミングを決めている。この
発生レートは、低速デバイスでは数百μｓであり、高速
デバイスでは数十ｎｓである。このように発生レートの
時間幅が大きい。タイミング信号発生器では、テスト周
期９９rate毎にオンザフライ（on the fly）で任意の時
間遅延したタイミング信号を発生出力するものであり、
低速から高速に至るテスト周期に対応した時間遅延回路
を設ける必要がある。しかも、このタイミング信号発生
器を多数チャンネル設けている。
【０００３】従来技術の例としては、遅延量データ長が
２０ビット長の分解能を有するタイミング信号発生器の
例がある。これについて、図４と図５を参照して説明す
る。本装置の構成は、図４に示すように、設定データ格
納メモリ４０と、クロック単位遅延部５０と、微少遅延
部６０と出力ゲート７５とで構成している。
２０ビット長の分解能を有するタイミング信号発生器の
例がある。これについて、図４と図５を参照して説明す
る。本装置の構成は、図４に示すように、設定データ格
納メモリ４０と、クロック単位遅延部５０と、微少遅延
部６０と出力ゲート７５とで構成している。
【０００４】設定データ格納メモリ４０は、例えばビッ
ト長４０len＝２０ビット長分解能の遅延量データ４０d
atを１６点格納しているメモリであって、タイミングセ
ット選択信号７０tsをアドレス信号として受けて、テス
ト周期を決めるレートクロック９９clk毎に同期して、
次の遅延量データ４０datを読み出して出力する。
ト長４０len＝２０ビット長分解能の遅延量データ４０d
atを１６点格納しているメモリであって、タイミングセ
ット選択信号７０tsをアドレス信号として受けて、テス
ト周期を決めるレートクロック９９clk毎に同期して、
次の遅延量データ４０datを読み出して出力する。
【０００５】クロック単位遅延部５０は、ここの例で
は、レートクロック９９clkの１／４周期であるクロッ
ク９０refclk単位の整数倍の遅延を受け持つものであっ
て、設定データ格納メモリ４０から読みだした遅延量デ
ータ４０datの上位遅延ビットデータ４０upを受けて、
この遅延時間後に一致信号５４outを出力する。このク
ロック単位遅延部５０の内部構成は、カウンタ５２と、
比較器５４とでなる。
は、レートクロック９９clkの１／４周期であるクロッ
ク９０refclk単位の整数倍の遅延を受け持つものであっ
て、設定データ格納メモリ４０から読みだした遅延量デ
ータ４０datの上位遅延ビットデータ４０upを受けて、
この遅延時間後に一致信号５４outを出力する。このク
ロック単位遅延部５０の内部構成は、カウンタ５２と、
比較器５４とでなる。
【０００６】微少遅延部６０は、クロック９０refclk単
位未満の遅延を受け持つものであって、設定データ格納
メモリ４０から読みだした遅延量データ４０datの下位
遅延ビットデータ４０lowを受けて、入力クロック８０c
lkを所定時間遅延した遅延信号６０outを繰り返し出力
している。ここで、クロック８０clkは、１／４クロッ
ク時間位相をずらした４本のクロック信号であって、内
部の微少遅延素子を軽減する為と遅延信号６０outであ
るパルス信号を出力する為に使用している。
位未満の遅延を受け持つものであって、設定データ格納
メモリ４０から読みだした遅延量データ４０datの下位
遅延ビットデータ４０lowを受けて、入力クロック８０c
lkを所定時間遅延した遅延信号６０outを繰り返し出力
している。ここで、クロック８０clkは、１／４クロッ
ク時間位相をずらした４本のクロック信号であって、内
部の微少遅延素子を軽減する為と遅延信号６０outであ
るパルス信号を出力する為に使用している。
【０００７】出力ゲート７５は、目的とする遅延タイミ
ング信号７５outを出力するものであって、クロック単
位遅延部５０からの一致信号５４outを受け、微少遅延
部６０からの繰り返し遅延信号６０outを受けて、一致
信号５４out位置にある遅延信号６０outを出力する。
ング信号７５outを出力するものであって、クロック単
位遅延部５０からの一致信号５４outを受け、微少遅延
部６０からの繰り返し遅延信号６０outを受けて、一致
信号５４out位置にある遅延信号６０outを出力する。
【０００８】これらについて、図５を示してタイミング
動作を説明する。タイミング信号発生器のテスト周期９
９rate毎に、遅延量データ４０datに対応して所定の時
間遅延したタイミング信号７５outを出力する。図５の
例では、初回の上位遅延ビットデータ４０upを２とし、
２回目を１とし、下位遅延ビットデータ４０lowを４０d
ly1とし、２回目を４０dly2とする。ここで、クロック
９０refclkは、テスト周期９９rate毎の４クロックであ
るとする。一方の微少遅延部６０からの遅延信号６０ou
tの初回は、クロック９０refclk基準に対して、４０dly
1時間遅延したクロックを繰り返し４回出力している。
他方のカウンタ５２へのロード信号９２loadは、レート
クロック９９clkと同じタイミングでカウンタ５２を０
にセットする。カウント値５２outは、クロック９０ref
clk毎に０、１、２、３とカウントアップしている。一
致信号５４outは、このカウント値と上位遅延ビットデ
ータ４０up＝２と一致した時出力される。タイミング信
号７５outは、一致信号５４outにある遅延信号６０out
とでＡＮＤした信号として出力される。これにより、上
位遅延ビットデータ４０upと下位遅延ビットデータ４０
lowに対応した遅延時間のタイミング信号７５outが出力
されることが判る。同様にして２回目のタイミング信号
７５outは、上位遅延ビットデータ４０up＝１の位置に
ある４０dly2時間遅延したタイミング信号７５outが出
力される。
動作を説明する。タイミング信号発生器のテスト周期９
９rate毎に、遅延量データ４０datに対応して所定の時
間遅延したタイミング信号７５outを出力する。図５の
例では、初回の上位遅延ビットデータ４０upを２とし、
２回目を１とし、下位遅延ビットデータ４０lowを４０d
ly1とし、２回目を４０dly2とする。ここで、クロック
９０refclkは、テスト周期９９rate毎の４クロックであ
るとする。一方の微少遅延部６０からの遅延信号６０ou
tの初回は、クロック９０refclk基準に対して、４０dly
1時間遅延したクロックを繰り返し４回出力している。
他方のカウンタ５２へのロード信号９２loadは、レート
クロック９９clkと同じタイミングでカウンタ５２を０
にセットする。カウント値５２outは、クロック９０ref
clk毎に０、１、２、３とカウントアップしている。一
致信号５４outは、このカウント値と上位遅延ビットデ
ータ４０up＝２と一致した時出力される。タイミング信
号７５outは、一致信号５４outにある遅延信号６０out
とでＡＮＤした信号として出力される。これにより、上
位遅延ビットデータ４０upと下位遅延ビットデータ４０
lowに対応した遅延時間のタイミング信号７５outが出力
されることが判る。同様にして２回目のタイミング信号
７５outは、上位遅延ビットデータ４０up＝１の位置に
ある４０dly2時間遅延したタイミング信号７５outが出
力される。
【０００９】
【発明が解決しようとする課題】上記説明のように、Ｉ
Ｃテストシステムでは、多ピンのＤＵＴを試験する為に
数百チャンネルもの多数のタイミング信号発生器を必要
とする。この為、回路をＬＳＩ化に集積していて、回路
規模では、設定データ格納メモリ４０が半分近くを占め
ている。他方、ＤＵＴの試験速度は、高速から低速まで
幅広く存在する為、全てに対応したタイミング信号発生
器を実現しようとすると設定データ格納メモリ４０のビ
ット長を多くする必要があり、メモリの回路規模が一層
大きくなってくる難点があり、コスト高になってしま
う。
Ｃテストシステムでは、多ピンのＤＵＴを試験する為に
数百チャンネルもの多数のタイミング信号発生器を必要
とする。この為、回路をＬＳＩ化に集積していて、回路
規模では、設定データ格納メモリ４０が半分近くを占め
ている。他方、ＤＵＴの試験速度は、高速から低速まで
幅広く存在する為、全てに対応したタイミング信号発生
器を実現しようとすると設定データ格納メモリ４０のビ
ット長を多くする必要があり、メモリの回路規模が一層
大きくなってくる難点があり、コスト高になってしま
う。
【００１０】ところで、低速デバイスでは、例えば１ｎ
ｓ未満の設定は不要で使用されない点があり、高速デバ
イスでは、テスト周期９９rateを例えば１０００ｎｓを
越える大きなテスト周期９９rateで使用されない点があ
る。そこで、本発明が解決しようとする課題は、高速タ
イミング用の場合と低速タイミング用で、前記説明のよ
うに使用されないビットに着目して回路規模を大きく増
加すること無く幅広いテスト周期９９rateに対応可能な
タイミング信号発生器を安価に実現することを目的とす
る。
ｓ未満の設定は不要で使用されない点があり、高速デバ
イスでは、テスト周期９９rateを例えば１０００ｎｓを
越える大きなテスト周期９９rateで使用されない点があ
る。そこで、本発明が解決しようとする課題は、高速タ
イミング用の場合と低速タイミング用で、前記説明のよ
うに使用されないビットに着目して回路規模を大きく増
加すること無く幅広いテスト周期９９rateに対応可能な
タイミング信号発生器を安価に実現することを目的とす
る。
【００１１】
【課題を解決する為の手段】第１図は、本発明による第
１の解決手段を示している。上記課題を解決するため
に、本発明の構成では、設定データ格納メモリ４０から
の遅延量データ４０dat信号を受け、高速タイミング用
と低速タイミング用の切り替えに使用するレンジ切り替
え信号１２rengeを受けて、この遅延量データ４０dat信
号のビット長４０lenに固定論理レベルのＭビット長を
加えた拡張ビット信号を入力端に受けて、前記レンジ切
り替え信号１２rengeにより切り替えて出力するレンジ
切り替え器１２手段を設ける構成手段にする。これによ
り、設定データ格納メモリ４０と、クロック単位遅延部
２０と、微少遅延部６０とを有して、テスト周期９９ra
te毎にタイミング信号を発生する高速から低速まで広い
範囲のタイミング信号発生器を実現する。
１の解決手段を示している。上記課題を解決するため
に、本発明の構成では、設定データ格納メモリ４０から
の遅延量データ４０dat信号を受け、高速タイミング用
と低速タイミング用の切り替えに使用するレンジ切り替
え信号１２rengeを受けて、この遅延量データ４０dat信
号のビット長４０lenに固定論理レベルのＭビット長を
加えた拡張ビット信号を入力端に受けて、前記レンジ切
り替え信号１２rengeにより切り替えて出力するレンジ
切り替え器１２手段を設ける構成手段にする。これによ
り、設定データ格納メモリ４０と、クロック単位遅延部
２０と、微少遅延部６０とを有して、テスト周期９９ra
te毎にタイミング信号を発生する高速から低速まで広い
範囲のタイミング信号発生器を実現する。
【００１２】第２図は、本発明による第２の解決手段を
示している。上記課題を解決するために、本発明の構成
では、設定データ格納メモリ４０からの遅延量データ４
０dat信号を受けて、遅延量データ４０dat信号の１ビッ
トをレンジ切り替え信号１２rengeとして使用し、この
レンジ切り替え信号１２rengeの１ビットを除いた残り
のビット長４０lenに固定論理レベルのＭビット長を加
えた拡張ビット信号を入力端に受けて、前記レンジ切り
替え信号１２rengeにより切り替えて出力するレンジ切
り替え器１２手段を設ける構成手段にする。
示している。上記課題を解決するために、本発明の構成
では、設定データ格納メモリ４０からの遅延量データ４
０dat信号を受けて、遅延量データ４０dat信号の１ビッ
トをレンジ切り替え信号１２rengeとして使用し、この
レンジ切り替え信号１２rengeの１ビットを除いた残り
のビット長４０lenに固定論理レベルのＭビット長を加
えた拡張ビット信号を入力端に受けて、前記レンジ切り
替え信号１２rengeにより切り替えて出力するレンジ切
り替え器１２手段を設ける構成手段にする。
【００１３】上記のレンジ切り替え器１２は、レンジ切
り替え信号１２rengeを高速タイミング用と低速タイミ
ング用の切り替えに使用し、高速タイミング用の場合
には、拡大ビット長Ｍに対応して、レンジ切り替え器１
２の上位出力ビットの固定論理レベルのＭビットを出力
し、残りの出力ビットを遅延量データ４０datの出力ビ
ットを出力し、低速タイミング用の場合に、拡大ビッ
ト長Ｍに対応して、レンジ切り替え器１２の下位出力ビ
ットの固定論理レベルのＭビットを出力し、残りの出力
ビットとして遅延量データ４０datを出力する。これに
よって、Ｍビット拡大した遅延データとすることができ
る。
り替え信号１２rengeを高速タイミング用と低速タイミ
ング用の切り替えに使用し、高速タイミング用の場合
には、拡大ビット長Ｍに対応して、レンジ切り替え器１
２の上位出力ビットの固定論理レベルのＭビットを出力
し、残りの出力ビットを遅延量データ４０datの出力ビ
ットを出力し、低速タイミング用の場合に、拡大ビッ
ト長Ｍに対応して、レンジ切り替え器１２の下位出力ビ
ットの固定論理レベルのＭビットを出力し、残りの出力
ビットとして遅延量データ４０datを出力する。これに
よって、Ｍビット拡大した遅延データとすることができ
る。
【００１４】
【作用】レンジ切り替え器１２は、レンジ切り替え信号
１２rengeで高速タイミング用の場合と低速タイミング
用の場合とに分け、タイミング発生の遅延分解能の重み
付けを切替えて出力することで、例えば、ビット長４０
len＝２０ビット長をＭ＝１０ビット加えた３０ビット
長に拡大して出力する作用が得られる。このときのクロ
ック単位遅延部２０は、高速タイミング用の場合には、
例えば２０ビット中の上位１０ビットの値は０値が与え
る。また、微少遅延部６０は、低速タイミング用の場合
には、固定した遅延量による動作になる。
１２rengeで高速タイミング用の場合と低速タイミング
用の場合とに分け、タイミング発生の遅延分解能の重み
付けを切替えて出力することで、例えば、ビット長４０
len＝２０ビット長をＭ＝１０ビット加えた３０ビット
長に拡大して出力する作用が得られる。このときのクロ
ック単位遅延部２０は、高速タイミング用の場合には、
例えば２０ビット中の上位１０ビットの値は０値が与え
る。また、微少遅延部６０は、低速タイミング用の場合
には、固定した遅延量による動作になる。
【００１５】図２に示す設定データ格納メモリ４０の遅
延量データ４０datのビットを１ビット追加し、このビ
ットをレンジ切り替え信号１２rengeとするように構成
した場合では、Ｍ＝１０ビットとする場合、設定データ
格納メモリ４０の僅かな回路規模増加で２１ビット長の
遅延量データ４０datから（２１−１）＋Ｍ＝３０ビッ
ト長に拡大したタイミング発生器を実現できる。
延量データ４０datのビットを１ビット追加し、このビ
ットをレンジ切り替え信号１２rengeとするように構成
した場合では、Ｍ＝１０ビットとする場合、設定データ
格納メモリ４０の僅かな回路規模増加で２１ビット長の
遅延量データ４０datから（２１−１）＋Ｍ＝３０ビッ
ト長に拡大したタイミング発生器を実現できる。
【００１６】
【実施例】本発明の実施例としては、拡大ビット長Ｍ＝
１０の例であって、２０ビット長の遅延量データ４０da
tとレンジ切り替え信号で３０ビット長の分解能を有す
る遅延回路を実現するタイミング信号発生器の例であ
る。これについて、図１を参照して説明する。
１０の例であって、２０ビット長の遅延量データ４０da
tとレンジ切り替え信号で３０ビット長の分解能を有す
る遅延回路を実現するタイミング信号発生器の例であ
る。これについて、図１を参照して説明する。
【００１７】本発生器は、設定データ格納メモリ４０
と、レンジ切り替え器１２と、クロック単位遅延部２０
と、微少遅延部６０と出力ゲート７５とで構成してい
る。この構成で、設定データ格納メモリ４０と微少遅延
部６０と出力ゲート７５は従来説明と同様である。
と、レンジ切り替え器１２と、クロック単位遅延部２０
と、微少遅延部６０と出力ゲート７５とで構成してい
る。この構成で、設定データ格納メモリ４０と微少遅延
部６０と出力ゲート７５は従来説明と同様である。
【００１８】レンジ切り替え器１２は、レンジ切り替え
信号１２rengeで高速タイミング用の場合と低速タイミ
ング用の場合とに分けて、タイミング発生の遅延分解能
の重み付けを切替えて２０ビット長を３０ビット長に拡
大して出力するものである。このレンジ切り替え信号１
２rengeを、ＤＵＴに対応して半固定的に使用しても良
いし、あるいは、テスト周期９９rate毎に切り替えるよ
うに制御して使用しても良い。即ち、設定データ格納メ
モリ４０からのビット長４０len＝２０ビット長の遅延
量データ４０datを受けて、第１に、高速タイミング用
の場合には、３０ビット出力データの中で、上位１０ビ
ットの遅延量データ１２upを全て固定論理レベル０値を
与え、遅延量データ４０datを中位１０ビット遅延量デ
ータ１２midと下位１０ビット遅延量データ１２lowに割
り付けるように選択して出力する。また、第２に、低速
タイミング用の場合には、逆に、３０ビット出力データ
の中で、遅延量データ４０datを上位１０ビット遅延量
データ１２upと中位１０ビット遅延量データ１２midに
割り付け、下位１０ビット遅延量データ１２lowに固定
論理レベルを与えるように選択して出力する。ここで、
上位１０ビット遅延量データ１２upとは、例えば１０２
４ｕｓｅｃ以上の遅延量を担当し、中位１０ビット遅延
量データ１２midとは、２ｎｓｅｃ〜５１２ｕｓｅｃ区
間の遅延量を担当し、下位１０ビット遅延量データ１２
lowとは、２ｎｓｅｃ未満の微少遅延量を担当する設定
データとする。
信号１２rengeで高速タイミング用の場合と低速タイミ
ング用の場合とに分けて、タイミング発生の遅延分解能
の重み付けを切替えて２０ビット長を３０ビット長に拡
大して出力するものである。このレンジ切り替え信号１
２rengeを、ＤＵＴに対応して半固定的に使用しても良
いし、あるいは、テスト周期９９rate毎に切り替えるよ
うに制御して使用しても良い。即ち、設定データ格納メ
モリ４０からのビット長４０len＝２０ビット長の遅延
量データ４０datを受けて、第１に、高速タイミング用
の場合には、３０ビット出力データの中で、上位１０ビ
ットの遅延量データ１２upを全て固定論理レベル０値を
与え、遅延量データ４０datを中位１０ビット遅延量デ
ータ１２midと下位１０ビット遅延量データ１２lowに割
り付けるように選択して出力する。また、第２に、低速
タイミング用の場合には、逆に、３０ビット出力データ
の中で、遅延量データ４０datを上位１０ビット遅延量
データ１２upと中位１０ビット遅延量データ１２midに
割り付け、下位１０ビット遅延量データ１２lowに固定
論理レベルを与えるように選択して出力する。ここで、
上位１０ビット遅延量データ１２upとは、例えば１０２
４ｕｓｅｃ以上の遅延量を担当し、中位１０ビット遅延
量データ１２midとは、２ｎｓｅｃ〜５１２ｕｓｅｃ区
間の遅延量を担当し、下位１０ビット遅延量データ１２
lowとは、２ｎｓｅｃ未満の微少遅延量を担当する設定
データとする。
【００１９】クロック単位遅延部２０は、従来のクロッ
ク単位遅延部５０の１０ビット長を２０ビット長に拡大
して構成したものであって、内部構成は、２０ビット長
のカウンタ２２と、２０ビット長の比較器２４とでな
る。動作については、従来と同様である。これによって
遅延範囲は、２０ビット長になり、低速デバイスにも余
裕を持って十分対応可能な長い遅延時間を与えることが
可能となる。無論高速タイミング用の場合には、２０ビ
ット中の上位１０ビットの値は固定論理レベル０値が与
えられる。
ク単位遅延部５０の１０ビット長を２０ビット長に拡大
して構成したものであって、内部構成は、２０ビット長
のカウンタ２２と、２０ビット長の比較器２４とでな
る。動作については、従来と同様である。これによって
遅延範囲は、２０ビット長になり、低速デバイスにも余
裕を持って十分対応可能な長い遅延時間を与えることが
可能となる。無論高速タイミング用の場合には、２０ビ
ット中の上位１０ビットの値は固定論理レベル０値が与
えられる。
【００２０】また、微少遅延部６０は、従来と同様であ
る。但し、低速タイミング用の場合には、下位１０ビッ
ト遅延量データ１２lowは固定した固定論理レベルによ
り固定の遅延を持たせる動作になる。
る。但し、低速タイミング用の場合には、下位１０ビッ
ト遅延量データ１２lowは固定した固定論理レベルによ
り固定の遅延を持たせる動作になる。
【００２１】上記説明の様に構成することで、２０ビッ
ト長の遅延量データ４０datとレンジ切り替え信号１２r
engeにより、等価的に３０ビット長の遅延分解能を有す
る遅延回路を実現できることとなり、幅広いテスト周期
９９rateに対応可能なタイミング信号発生器を最小の回
路規模の追加で実現できる。
ト長の遅延量データ４０datとレンジ切り替え信号１２r
engeにより、等価的に３０ビット長の遅延分解能を有す
る遅延回路を実現できることとなり、幅広いテスト周期
９９rateに対応可能なタイミング信号発生器を最小の回
路規模の追加で実現できる。
【００２２】上記実施例の説明では、レンジ切り替え器
１２のレンジ切り替え信号１２rengeを外部手段で切り
替える例で説明していたが、図２に示すように、設定デ
ータ格納メモリ４０からの出力ビットを１ビット追加し
て、この出力ビット信号をレンジ切り替え信号１２reng
eとして使用するように制御構成しても良く、同様にし
て実施可能である。この場合でも、設定データ格納メモ
リ４０の僅かな回路規模増加で２１ビット長の遅延量デ
ータ４０datから３０ビット長に拡大したタイミング発
生器を実現できる。
１２のレンジ切り替え信号１２rengeを外部手段で切り
替える例で説明していたが、図２に示すように、設定デ
ータ格納メモリ４０からの出力ビットを１ビット追加し
て、この出力ビット信号をレンジ切り替え信号１２reng
eとして使用するように制御構成しても良く、同様にし
て実施可能である。この場合でも、設定データ格納メモ
リ４０の僅かな回路規模増加で２１ビット長の遅延量デ
ータ４０datから３０ビット長に拡大したタイミング発
生器を実現できる。
【００２３】また、上記実施例の説明では、設定データ
格納メモリ４０からの全出力ビットをレンジ切り替え器
１２に供給して選択的に出力する様に構成していたが、
図３に示すように、中位１０ビット遅延量データ１２mi
dあるいは所望ビットを選択せず直接クロック単位遅延
部２０や微少遅延部６０に供給するように接続構成して
も良く、同様にして実施可能である。この場合は、レン
ジ切り替え器１２の回路規模を軽減できる。
格納メモリ４０からの全出力ビットをレンジ切り替え器
１２に供給して選択的に出力する様に構成していたが、
図３に示すように、中位１０ビット遅延量データ１２mi
dあるいは所望ビットを選択せず直接クロック単位遅延
部２０や微少遅延部６０に供給するように接続構成して
も良く、同様にして実施可能である。この場合は、レン
ジ切り替え器１２の回路規模を軽減できる。
【００２４】上記実施例の説明では、上位遅延量データ
１２upと、中位遅延量データ１２midと、下位遅延量デ
ータ１２lowを１０ビットの場合で説明していたが、ビ
ット長４０lenと拡大する拡大ビット長Ｍ＝１０ビット
を所望の拡大ビット長Ｍでも良く、同様に適用可能であ
る。
１２upと、中位遅延量データ１２midと、下位遅延量デ
ータ１２lowを１０ビットの場合で説明していたが、ビ
ット長４０lenと拡大する拡大ビット長Ｍ＝１０ビット
を所望の拡大ビット長Ｍでも良く、同様に適用可能であ
る。
【００２５】
【発明の効果】本発明は、以上説明したように構成され
ているので、下記に記載されるような効果を奏する。レ
ンジ切り替え器１２は、レンジ切り替え信号１２renge
で高速タイミング用の場合と低速タイミング用の場合と
に分け、タイミング発生の遅延分解能の重み付けを切替
えて出力することで、２０ビット長を３０＝（２０＋
Ｍ）ビット長に拡大して出力する効果が得られる。しか
も、これに対応する回路規模の増加は、レンジ切り替え
器１２自身と、クロック単位遅延部２０のカウンタ２２
と、比較器２４の僅かな回路増で済む効果が得られ、Ｌ
ＳＩ化して集積するゲート数を低減して比較的安価に実
現できる。このように、高速タイミング用の場合と低速
タイミング用で使用されないビットに着目して回路規模
を大きく増加すること無く幅広いテスト周期９９rateに
対応可能なタイミング信号発生器を安価に実現可能とな
る。
ているので、下記に記載されるような効果を奏する。レ
ンジ切り替え器１２は、レンジ切り替え信号１２renge
で高速タイミング用の場合と低速タイミング用の場合と
に分け、タイミング発生の遅延分解能の重み付けを切替
えて出力することで、２０ビット長を３０＝（２０＋
Ｍ）ビット長に拡大して出力する効果が得られる。しか
も、これに対応する回路規模の増加は、レンジ切り替え
器１２自身と、クロック単位遅延部２０のカウンタ２２
と、比較器２４の僅かな回路増で済む効果が得られ、Ｌ
ＳＩ化して集積するゲート数を低減して比較的安価に実
現できる。このように、高速タイミング用の場合と低速
タイミング用で使用されないビットに着目して回路規模
を大きく増加すること無く幅広いテスト周期９９rateに
対応可能なタイミング信号発生器を安価に実現可能とな
る。
【００２６】図２に示す設定データ格納メモリ４０の出
力ビットを１ビット追加し、この出力ビット信号をレン
ジ切り替え信号１２rengeとするように構成た場合で
は、設定データ格納メモリ４０の僅かな回路規模増加で
２１ビット長の遅延量データ４０datから３０＝（２０
＋Ｍ）ビット長に拡大したタイミング発生器を実現する
効果が得られる。
力ビットを１ビット追加し、この出力ビット信号をレン
ジ切り替え信号１２rengeとするように構成た場合で
は、設定データ格納メモリ４０の僅かな回路規模増加で
２１ビット長の遅延量データ４０datから３０＝（２０
＋Ｍ）ビット長に拡大したタイミング発生器を実現する
効果が得られる。
【００２７】
【図１】本発明の、拡大ビット長Ｍ＝１０とした場合
の、２０ビット長の遅延量データ４０datを３０ビット
長の分解能を有するタイミング信号発生器の構成例であ
る。
の、２０ビット長の遅延量データ４０datを３０ビット
長の分解能を有するタイミング信号発生器の構成例であ
る。
【図２】本発明の、レンジ切り替え信号１２rengeを設
定データ格納メモリ４０の出力ビットを使用した場合の
タイミング信号発生器の構成例である。
定データ格納メモリ４０の出力ビットを使用した場合の
タイミング信号発生器の構成例である。
【図３】本発明の、一部の遅延量データ４０datを直接
クロック単位遅延部２０に供給するように構成した場合
のタイミング信号発生器の構成例である。
クロック単位遅延部２０に供給するように構成した場合
のタイミング信号発生器の構成例である。
【図４】従来の、タイミング信号発生器の構成例であ
る。
る。
【図５】タイミング信号発生器の動作を説明する図であ
る。
る。
１２ レンジ切り替え器 １２renge レンジ切り替え信号 １２up、４０dat、１２mid、１２low 遅延量データ ２０、５０ クロック単位遅延部 ２２、５２ カウンタ ２４、５４ 比較器 ４０ 設定データ格納メモリ ４０up 上位遅延ビットデータ ４０low 下位遅延ビットデータ ５２out カウント値 ５４out 一致信号 ６０ 微少遅延部 ６０out 遅延信号 ７０ts タイミングセット選択信号 ７５ 出力ゲート ７５out タイミング信号 ８０clk、９０refclk クロック ９２load ロード信号 ９９rate テスト周期 ９９clk レートクロック
Claims (3)
- 【請求項１】 設定データ格納メモリ（４０）と、クロ
ック単位遅延部（２０）と、微少遅延部（６０）とを有
して、テスト周期（９９rate）毎にタイミング信号を発
生するタイミング信号発生器において、 設定データ格納メモリ（４０）からの遅延量データ（４
０dat）信号を受け、レンジ切り替え信号（１２renge）
を受けて、この遅延量データ（４０dat）信号のビット
長（４０len）に固定論理レベルのＭビット長を加えた
拡張ビット信号を入力端に受けて、前記レンジ切り替え
信号（１２renge）により切り替えて出力するレンジ切
り替え器（１２）手段を設け、 以上を具備していることを特徴としたタイミング発生
器。 - 【請求項２】 設定データ格納メモリ（４０）と、クロ
ック単位遅延部（２０）と、微少遅延部（６０）とを有
して、テスト周期（９９rate）毎にタイミング信号を発
生するタイミング信号発生器において、 設定データ格納メモリ（４０）からの遅延量データ（４
０dat）信号を受けて、遅延量データ（４０dat）信号の
１ビットをレンジ切り替え信号（１２renge）として使
用し、このレンジ切り替え信号（１２renge）の１ビッ
トを除いた残りのビット長（４０len）に固定論理レベ
ルのＭビット長を加えた拡張ビット信号を入力端に受け
て、前記レンジ切り替え信号（１２renge）により切り
替えて出力するレンジ切り替え器（１２）手段を設け、 以上を具備していることを特徴としたタイミング発生
器。 - 【請求項３】 レンジ切り替え器（１２）は、 レンジ切り替え信号（１２renge）を高速タイミング用
と低速タイミング用の切り替えに使用し、高速タイミン
グ用の場合には、拡大ビット長（Ｍ）に対応して、レン
ジ切り替え器（１２）の上位出力ビットには固定論理レ
ベルのＭビットを出力し、残りの出力ビットには遅延量
データ（４０dat）の出力ビットを出力し、低速タイミ
ング用の場合に、拡大ビット長（Ｍ）に対応して、レン
ジ切り替え器（１２）の下位出力ビットには固定論理レ
ベルのＭビットを出力し、残りの出力ビットには遅延量
データ（４０dat）を出力する請求項１、２記載のタイ
ミング発生器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7027432A JPH08201483A (ja) | 1995-01-24 | 1995-01-24 | タイミング発生器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7027432A JPH08201483A (ja) | 1995-01-24 | 1995-01-24 | タイミング発生器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08201483A true JPH08201483A (ja) | 1996-08-09 |
Family
ID=12220956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7027432A Pending JPH08201483A (ja) | 1995-01-24 | 1995-01-24 | タイミング発生器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08201483A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008117622A1 (ja) * | 2007-03-23 | 2008-10-02 | Advantest Corporation | 試験装置および電子デバイス |
-
1995
- 1995-01-24 JP JP7027432A patent/JPH08201483A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008117622A1 (ja) * | 2007-03-23 | 2008-10-02 | Advantest Corporation | 試験装置および電子デバイス |
| US7539592B2 (en) | 2007-03-23 | 2009-05-26 | Advantest Corporation | Test apparatus and electronic device |
| JP5171811B2 (ja) * | 2007-03-23 | 2013-03-27 | 株式会社アドバンテスト | 試験装置および電子デバイス |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5748642A (en) | Parallel processing integrated circuit tester | |
| US7969802B2 (en) | Apparatus and method of generating output enable signal for semiconductor memory apparatus | |
| US5376849A (en) | High resolution programmable pulse generator employing controllable delay | |
| US6032282A (en) | Timing edge forming circuit for IC test system | |
| US5406132A (en) | Waveform shaper for semiconductor testing devices | |
| US7015685B2 (en) | Semiconductor tester | |
| US7843743B2 (en) | Data output circuit for semiconductor memory apparatus | |
| JPH1010179A (ja) | 遅延素子試験装置および試験機能を有する集積回路 | |
| US20040199842A1 (en) | Test system with high accuracy time measurement system | |
| US8395946B2 (en) | Data access apparatus and associated method for accessing data using internally generated clocks | |
| US5789958A (en) | Apparatus for controlling timing of signal pulses | |
| US4631697A (en) | Signal controlled waveform recorder | |
| JPH0774634A (ja) | 波形記憶装置 | |
| US6980040B2 (en) | Delay adjusting apparatus providing different delay times by producing a plurality of delay control signals | |
| JPH08201483A (ja) | タイミング発生器 | |
| US6172544B1 (en) | Timing signal generation circuit for semiconductor test system | |
| US6118312A (en) | Clock switch circuit | |
| USRE34843E (en) | Signal controlled waveform recorder | |
| JP3119388B2 (ja) | Ｉｃ試験装置 | |
| JPH09145798A (ja) | タイミング信号発生装置 | |
| JPS61243527A (ja) | ビツトバツフア回路 | |
| KR970024666A (ko) | 피씨엠 데이타 지연회로 | |
| JP2004279155A (ja) | サンプリングデジタイザを使ったジッタ試験装置、方法及びこのサンプリングデジタイザを備えた半導体試験装置 | |
| JP2001235521A (ja) | タイミング発生器 | |
| JPH08195657A (ja) | パルス遅延回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040608 |