JPS6131438Y2 - - Google Patents
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- Publication number
- JPS6131438Y2 JPS6131438Y2 JP1980068606U JP6860680U JPS6131438Y2 JP S6131438 Y2 JPS6131438 Y2 JP S6131438Y2 JP 1980068606 U JP1980068606 U JP 1980068606U JP 6860680 U JP6860680 U JP 6860680U JP S6131438 Y2 JPS6131438 Y2 JP S6131438Y2
- Authority
- JP
- Japan
- Prior art keywords
- channel
- data
- delay time
- signal
- controller
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000000034 method Methods 0.000 description 4
- 238000013500 data storage Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000007726 management method Methods 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
Description
【考案の詳細な説明】
本考案は、関連する複数チヤネルの事象の信号
波形を記憶することのできる波形記憶装置の改良
に関するものである。
波形を記憶することのできる波形記憶装置の改良
に関するものである。
従来より、この種の波形記憶装置では現象に変
化があつた場合にその信号を記憶するようになつ
ており、関連する各入力事象が特定の最先行チヤ
ネルの事象の変化の影響を受けて次々と状態変化
するような場合には、この最先行チヤネルの入力
信号があるレベルを越えたとき初めてトリガ信号
を発生して全チヤネルの信号波形を記憶するよう
になつている。
化があつた場合にその信号を記憶するようになつ
ており、関連する各入力事象が特定の最先行チヤ
ネルの事象の変化の影響を受けて次々と状態変化
するような場合には、この最先行チヤネルの入力
信号があるレベルを越えたとき初めてトリガ信号
を発生して全チヤネルの信号波形を記憶するよう
になつている。
しかしながら、最先行チヤネル以外のチヤネル
では信号変化のない不必要なデータも余分に記憶
するので、必要以上に大きい記憶容量を要すると
いう欠点があつた。
では信号変化のない不必要なデータも余分に記憶
するので、必要以上に大きい記憶容量を要すると
いう欠点があつた。
本考案は、このような欠点を除去し、不必要な
データは余分に記憶しないように構成した波形記
憶装置を実現しようとするものである。
データは余分に記憶しないように構成した波形記
憶装置を実現しようとするものである。
以下図面を用いて本考案を詳しく説明する。第
１図は本考案に係る波形記憶装置の一実施例を示
す要部構成図である。１１〜１oは入力信号V1〜
Ｖoを個別にAD変換するAD変換器、２は装置に
必要な制御を行うコントローラで、通常マイクロ
プロセツサが使用される。３は最先行チヤネルの
信号があるレベルを越えたとき初めてトリガ信号
を発生するトリガ信号発生回路、４は遅延時間回
路で、前記トリガ信号発生時から記憶を開始する
までの遅れ時間を決めているもので、最先行チヤ
ネルを除く各チヤネルごとに個別に遅延時間をあ
らかじめ設定することができるようになつてい
る。５は各チヤネルのデータを記憶するデータ・
メモリ、６１〜６oはメモリ５より出力されるデ
ータをチヤネルごとにアナログ化し出力するDA
変換器である。
１図は本考案に係る波形記憶装置の一実施例を示
す要部構成図である。１１〜１oは入力信号V1〜
Ｖoを個別にAD変換するAD変換器、２は装置に
必要な制御を行うコントローラで、通常マイクロ
プロセツサが使用される。３は最先行チヤネルの
信号があるレベルを越えたとき初めてトリガ信号
を発生するトリガ信号発生回路、４は遅延時間回
路で、前記トリガ信号発生時から記憶を開始する
までの遅れ時間を決めているもので、最先行チヤ
ネルを除く各チヤネルごとに個別に遅延時間をあ
らかじめ設定することができるようになつてい
る。５は各チヤネルのデータを記憶するデータ・
メモリ、６１〜６oはメモリ５より出力されるデ
ータをチヤネルごとにアナログ化し出力するDA
変換器である。
このような構成において、４チヤネルの入力信
号V1〜V4を取扱う場合について動作を説明す
る。第２図イに示す最先行チヤネル（第１チヤネ
ルとする）の信号V1がAD変換器１１でデイジタ
ル化された後メモリ５の所定の領域に順次記憶さ
れている。この場合、記憶データは一定容量のメ
モリ領域に順次シフトしながら記憶されており、
常に古い順にデータは捨てられある一定の時間幅
t1のデータがメモリに更新記憶されるようになつ
ている。これと同時にAD変換器１１の出力はト
リガ信号発生回路３でモニタされ、あらかじめ選
定したレベルe1を越えたとき回路３より第２図ホ
に示すようなトリガ信号が発生する。この信号の
発生時より、コントローラ２の制御下で最先行チ
ヤネルのデータは更新記憶することなく今までの
t1時間のデータに続けて所定の時間T1の間連続記
憶される。これにより最先行チヤネルに関しては
第２図ヘに示すようにt1＋T1時間の間のデータが
記憶される。一方、前記トリガ信号発生により遅
延時間回路４が作動し、その出力に基づき各チヤ
ネルのデータの記憶が開始する。すなわち、第２
チヤネルの信号V2は第２図トに示すようにトリ
ガ信号発生時よりt2時間後に、第３チヤネルの信
号V3はt3時間後に、また第４チヤネルの信号V4は
t4時間後にそれぞれメモリ５に記憶され始める。
そして、コントローラ２の制御により、第２、第
３及び第４チヤネルは第２図ト〜リにそれぞれ
T2，T3及びT4時間後に記憶を停止する。
号V1〜V4を取扱う場合について動作を説明す
る。第２図イに示す最先行チヤネル（第１チヤネ
ルとする）の信号V1がAD変換器１１でデイジタ
ル化された後メモリ５の所定の領域に順次記憶さ
れている。この場合、記憶データは一定容量のメ
モリ領域に順次シフトしながら記憶されており、
常に古い順にデータは捨てられある一定の時間幅
t1のデータがメモリに更新記憶されるようになつ
ている。これと同時にAD変換器１１の出力はト
リガ信号発生回路３でモニタされ、あらかじめ選
定したレベルe1を越えたとき回路３より第２図ホ
に示すようなトリガ信号が発生する。この信号の
発生時より、コントローラ２の制御下で最先行チ
ヤネルのデータは更新記憶することなく今までの
t1時間のデータに続けて所定の時間T1の間連続記
憶される。これにより最先行チヤネルに関しては
第２図ヘに示すようにt1＋T1時間の間のデータが
記憶される。一方、前記トリガ信号発生により遅
延時間回路４が作動し、その出力に基づき各チヤ
ネルのデータの記憶が開始する。すなわち、第２
チヤネルの信号V2は第２図トに示すようにトリ
ガ信号発生時よりt2時間後に、第３チヤネルの信
号V3はt3時間後に、また第４チヤネルの信号V4は
t4時間後にそれぞれメモリ５に記憶され始める。
そして、コントローラ２の制御により、第２、第
３及び第４チヤネルは第２図ト〜リにそれぞれ
T2，T3及びT4時間後に記憶を停止する。
このようにして記憶したデータを出力する場合
は、記憶された順にDA変換器６１〜６oを介して
出力する。すなわち、第２チヤネルのデータは第
１チヤネルのデータ出力開始時よりt1＋t2後に、
また第３及び第４チヤネルのデータはそれぞれt1
＋t3及びt1＋t4後に出力される。
は、記憶された順にDA変換器６１〜６oを介して
出力する。すなわち、第２チヤネルのデータは第
１チヤネルのデータ出力開始時よりt1＋t2後に、
また第３及び第４チヤネルのデータはそれぞれt1
＋t3及びt1＋t4後に出力される。
このようにして多チヤネルの信号波形で、記憶
するに値しない不必要なデータは読みとばし、必
要な部分のデータのみメモリに記憶することがで
きる。
するに値しない不必要なデータは読みとばし、必
要な部分のデータのみメモリに記憶することがで
きる。
なお、実施例では最先行チヤネルの信号変化に
基づき適宜の遅れ時間をもつて他の各チヤネルの
データの記憶を開始するようにしたが、全チヤネ
ル共に最先行チヤネルと同様に自分自身の信号で
トリガをかけ記憶を続行するように構成すること
もできる。
基づき適宜の遅れ時間をもつて他の各チヤネルの
データの記憶を開始するようにしたが、全チヤネ
ル共に最先行チヤネルと同様に自分自身の信号で
トリガをかけ記憶を続行するように構成すること
もできる。
また、各チヤネルのデータの記憶時間T2，
T3，T4は同一であつても同一でなくても何ら差
し支えない。更に、トリガ信号発生回路３、遅延
時間回路４は必ずしもハードウエアで構成したも
のに限つたことはなく、ソフトウエアの助けを借
りて構成したものであつてもよい。
T3，T4は同一であつても同一でなくても何ら差
し支えない。更に、トリガ信号発生回路３、遅延
時間回路４は必ずしもハードウエアで構成したも
のに限つたことはなく、ソフトウエアの助けを借
りて構成したものであつてもよい。
なお、t1，T1，t2，T2等の時間管理はコントロ
ーラ２で行なつているが、その方式等については
本考案では特定しておらずあらゆる方式を採用す
ることができる。
ーラ２で行なつているが、その方式等については
本考案では特定しておらずあらゆる方式を採用す
ることができる。
また、データの出力方法に関しては、全チヤネ
ルのデータを同時に出力する一方、記憶時のそれ
ぞれの遅れ時間をデータとして出力する方式を用
いてもよい。
ルのデータを同時に出力する一方、記憶時のそれ
ぞれの遅れ時間をデータとして出力する方式を用
いてもよい。
以上説明したように、本考案の波形記憶装置に
よれば、最先行チヤネルの事象の変化に関連して
次々と状態変化を起すような多チヤネルの信号を
信号変化の前後にわたる所望の時間幅において記
憶することができ、不必要なデータは読みとばし
真に必要なデータのみ記憶することができるの
で、メモリを有効に活用することができる。
よれば、最先行チヤネルの事象の変化に関連して
次々と状態変化を起すような多チヤネルの信号を
信号変化の前後にわたる所望の時間幅において記
憶することができ、不必要なデータは読みとばし
真に必要なデータのみ記憶することができるの
で、メモリを有効に活用することができる。
第１図は本考案に係る波形記憶装置の一実施例
を示す要部構成図、第２図は動作を説明するため
の図である。 １１〜１o……AD変換器、２……コントロー
ラ、３……トリガ信号発生回路、４……遅延時間
回路、５……データ・メモリ、６１〜６o……DA
変換器。
を示す要部構成図、第２図は動作を説明するため
の図である。 １１〜１o……AD変換器、２……コントロー
ラ、３……トリガ信号発生回路、４……遅延時間
回路、５……データ・メモリ、６１〜６o……DA
変換器。
Claims (1)
- 先行チヤネルの事象が他のチヤネルに次々と波
及するような関係にある多チヤネルの入力信号を
最先行チヤネルの信号変化に基づくトリガ信号に
より全チヤネルの信号を記憶し、適宜出力する波
形記憶装置において、最先行チヤネルに対し各チ
ヤネル毎に個別に記憶開始の遅れ時間をとるよう
にした遅延時間回路と、各部に必要な制御信号を
与えて制御するコントローラを具備し、前記遅延
時間回路から出力されるトリガ信号により各チヤ
ネルの記憶開始を制御し、かつ前記コントローラ
の制御により各チヤネルの記憶終了を制御するこ
とにより、各チヤネル別々に所望の期間中のみデ
ータを記憶することができるようにしたことを特
徴とする波形記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1980068606U JPS6131438Y2 (ja) | 1980-05-19 | 1980-05-19 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1980068606U JPS6131438Y2 (ja) | 1980-05-19 | 1980-05-19 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56170599U JPS56170599U (ja) | 1981-12-16 |
| JPS6131438Y2 true JPS6131438Y2 (ja) | 1986-09-12 |
Family
ID=29662538
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1980068606U Expired JPS6131438Y2 (ja) | 1980-05-19 | 1980-05-19 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6131438Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6193963A (ja) * | 1984-10-15 | 1986-05-12 | Anritsu Corp | 複数チヤンネルデイジタルオシロスコ−プ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56104254A (en) * | 1980-01-24 | 1981-08-19 | Nec Corp | Event generation measuring apparatus |
-
1980
- 1980-05-19 JP JP1980068606U patent/JPS6131438Y2/ja not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56104254A (en) * | 1980-01-24 | 1981-08-19 | Nec Corp | Event generation measuring apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56170599U (ja) | 1981-12-16 |
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