SU752338A1 - Устройство дл управлени оперативной пам тью - Google Patents
Устройство дл управлени оперативной пам тью Download PDFInfo
- Publication number
- SU752338A1 SU752338A1 SU782649836A SU2649836A SU752338A1 SU 752338 A1 SU752338 A1 SU 752338A1 SU 782649836 A SU782649836 A SU 782649836A SU 2649836 A SU2649836 A SU 2649836A SU 752338 A1 SU752338 A1 SU 752338A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- trigger
- output
- mode
- cycle
- control device
- Prior art date
Links
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Description
I Изобретение относитс к вычислительной технике и может быть испол зовано в запоминающих устройствах, содержащих накопитель, выполненный на элементах пам ти с ограниченным временем хранени информации (напри мер, динамическа пам ть на элементах со структурой металл-диэлектрик-полупроводник ) . Предлагаемое устройство может быть использовано в качестве устройства местного управлени указанных накопителей. В одном из известных устройств установка режима регенерации производитс по сигналам самого устройст дл управлени 1. Однако оно имеет сложную схему анализа запроса и выбора режима работы . Наиболее близким техническим решением к данному изобретению вл ет с устройство дл управлени оперативной пам тью, содержащее формирователь синхронизирующих сигналов, формирователь сигналов регенерации, выход которого соединен с первым вх дом триггера режима, второй вход ко торого подключен к одной из управл ющих шин (2. Недостатком этого устройства вл етс наличие дополнительных шин управлени , св зывающих оперативную пам ть с центральным процессором, по KOTophJM производитс передача сигналов зан тости оперативной пам ти и команды установки режима регенерации либо обмена. Кроме того, в этом устройстве управлени может возникнуть за,цержка запроса на входе оперативной пам ти на врем , превышающее период регенерации (например, при сбое в работе центрального процессора),при которой происходит разрушение информации в накопителе, т.е. данное устройство имеет недостаточную надежность . Цель изобретени - упрощение и повышение надежности устройства. Поставленна цель достигаетс тем, что устройство содержит триггер конца цикла и элементы И-НЕ, причем выходы триггера режима соединены со входами первого элемента И-НЕ, выход которого подключен ко входу формировател синхронизирующих сигналов, третий вход триггера режима соединен с выходом второго элемента И-НЕ,входы которого подключены соответственно к управл ющей шине и единичному выходу триггера конца цикла, входы которого соединены соответственно с выходом формировател синхронизирующих сигналов ,и управл ющей шиной.
Схема устройства приведена на чертеже.
Устройство содержит формирователь 1 синхронизирующих сигналов, формирователь 2 сигналов регенерации, триггер 3 режима, управл ющую шину 4 триггер 5 конца цикла, элементы 6 и 7 И-НЕ. Выходы триггера 3 режима соединены со входами первого элемента 6 И-НЕ, выход которого соединен со входом формировател . 1. Входы триггера 3 режима соединены соответственно с шиной 4 и одним из в.ходов второго элемента 7 И-НЕ, с выходом того же элемента и выходом формировател 2. Другой вход второго элемента 7 И-НЕ соединен с единичным выходом триггера 5 конца цикла, входы которого соединены соответственно с шиной 4 и выходом формировател 1.
Устройство работает следующим образом .
В исходном состо нии на шине 4 и на выходе формировател 2 присутствует нулевой уровень напр жени , на выходах триггера 3 режима - единичные уровни, на элемента б И-НЕ нулевой уровень, на выходе формировател 1 -единичный уровень, на выходе триггера 5 конца.цикла - нулевой уровень и на выходе элемента 7 И-НЕ единичный уровень напр жени .
При подаче по шине 4 единичного уровн триггер 3 режима устанавливаес в нулевое состо ние, при этом на выходе элемента 6 И-НЕ формируетс перепад напр жени единичного уровн которым запускаетс формирователь 1. По окончании цикла работы на выходе формировател 1 вырабатываетс импул нулевого уровн , который переводит триггер 5 конца цикла в единичное состо ние. При этом на выходе элемента 7 И-НЕ.образуетс нулевой уровень , который переводит триггер 3 режима в исходное состо ние.
Режим регенерации обеспечиваетс по сигналу формировател 2, поступающему на вход триггера 3 режима. Длительность этого сигнала должна превышать длительность цикла пам ти на 10-20%. Запуск формировател 1 в этом режиме производитс аналогично описанному выше, но при этом импульс конца цикла не вырабатываетс .
Задержка запроса на шине 4 не приводитf- к задержке регенерации, так как по окончании цикла триггер 3 режима возвращаетс в исходное состо ние , чем обеспечиваетс возможность его управлени формирователем 2.
После сн ти запроса с шин 4 триггер 5 конца цикла возвращаетс в исходное состо ние и устройство готово к приему очередного запроса.
При одновременном поступлении запроса и сигнала регенерации триггер 3 режима выбирает очередность режима случайным образом, однако, так как длительность сигналов запроСа и регенерации превышают длитель ость цикла пам ти, по окончании выполнени цикла в первом выбранном режиме триггер 3 режима немедленно переходит в противоположное состо ние и начинаетс выполнение цикла пам ти в другом режиме. Так как практически цикл пам ти на 3-4 пор дка меньше периода регенерации, то происход щей при этом задержкой регенерации можно пренебречь.
Технико-экономический эффект предложенного устройства заключаетс в повышении надежности работы устройства , уменьшении количества управл ющих цепей и сигналов, что приводит к аппаратурному упрощению систеглы, в которую входит данное устройство.
Claims (2)
1.Патент Великобритании № 1424107 кл. G 4 С, 1976.
2.Патент США 3839630, кл. 235-156, 1974 (прототип).
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU782649836A SU752338A1 (ru) | 1978-07-27 | 1978-07-27 | Устройство дл управлени оперативной пам тью |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU782649836A SU752338A1 (ru) | 1978-07-27 | 1978-07-27 | Устройство дл управлени оперативной пам тью |
Publications (1)
Publication Number | Publication Date |
---|---|
SU752338A1 true SU752338A1 (ru) | 1980-07-30 |
Family
ID=20779316
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU782649836A SU752338A1 (ru) | 1978-07-27 | 1978-07-27 | Устройство дл управлени оперативной пам тью |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU752338A1 (ru) |
-
1978
- 1978-07-27 SU SU782649836A patent/SU752338A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4172282A (en) | Processor controlled memory refresh | |
US4368514A (en) | Multi-processor system | |
US4597054A (en) | Arbiter circuit and method | |
US3748651A (en) | Refresh control for add-on semiconductor memory | |
JPS5943786B2 (ja) | 記憶装置のアクセス方式 | |
FR2349917A1 (fr) | Systeme de stockage de donnees | |
JP2658958B2 (ja) | Dmaコントローラ | |
US4839867A (en) | Method for refreshing data in a dynamic random access memory unit and control unit for the implementation of the method | |
SU752338A1 (ru) | Устройство дл управлени оперативной пам тью | |
US4803475A (en) | Image display apparatus | |
JPS61177564A (ja) | 共有記憶装置 | |
SU780035A1 (ru) | Устройство регенерации информации дл динамического блока матричной пам ти | |
SU1051540A1 (ru) | Устройство управлени оперативной пам тью | |
JP2616151B2 (ja) | メモリリフレッシュ回路 | |
SU809388A1 (ru) | Устройство дл регенерациииНфОРМАции B диНАМичЕСКиХблОКАХ пАМ Ти | |
JPS6214868B2 (ru) | ||
SU1171853A1 (ru) | Устройство для управления блоком динамической памяти | |
SU997037A1 (ru) | Устройство дл управлени динамической пам тью | |
SU877538A1 (ru) | Устройство дл управлении блоками пам ти | |
JPH0245274B2 (ru) | ||
SU1129657A1 (ru) | Резервированное запоминающее устройство | |
SU855997A1 (ru) | Устройство декодировани | |
JPS63253595A (ja) | ダイナミツクramのリフレツシユ装置 | |
SU1119020A1 (ru) | Устройство управлени пам тью | |
SU982081A1 (ru) | Способ управлени регенерацией информации в блоках динамической пам ти |