SU1129657A1 - Резервированное запоминающее устройство - Google Patents

Abstract

РЕЗЕРВИРОВАННОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО, содержащее блоки пам ти, мажоритарный блок, первый и второй компараторы, причем одни входы блоков пам ти  вл ютс  адресными, а другие - управл ющими входами устройства, выходы блоков пам ти соединены с входамимажоритарного блока, выходы первого и второго блоков пам ти подк.лючены к первым входам первого и второго компараторов, выход мажоритарного блока  вл етс  информационным выходом устройства, отличающеес  тем, что, с целью повышени  быстродействи  устройства, оно содержит третий компаратор, элемент И, формирователь импульсов и элемент задержки, причем выход третьего блока пам ти соединс ; с первым входом третьего компаратора, выход мажоритарного блока подключен к вторым входам компараторов, выходы которых соединены с входами элемента И, выход которого подключен входу формировател  импульсов, выход которого подключен к второму входу элемента задержки, первый I вход которого соединен с другими входами блоков пам ти, выход эле.мента задержки (Л  вл етс  контрольным выходом устройства. IN5 СО С5 сд

Description

Изобретение относитс  к цифровой вычислительной технике и предназначено дл  использовани  в устройствах повышенной надежности, в частности в специализированных вычислительных машинах.

Известно резервированное запоминаюшее устройство, содержащее накопители, блок управлени , входные и выходные коммутаторы , блоки свертки по модулю два, блок поразр дного сравнени , коммутатор, причем входы устройства соединены с соответствующими входами входных коммутаторов , выходы которых соединены с входами накопителей, их выходы через выходные коммутаторы соединены с входами соответствующих блоков свертки по модулю два, входами блока поразр дного сравнени  и входами коммутатора,-ВЫХОД которого  вл етс  выходом устройства. Выходы блоков свертки по модулю два и блока поразр дного сравнени  соединены с входами блока управлени , выходы которого соединены с управл ющими входами коммутатора, входных и выходных коммутаторов. Устройство позвол ет осуществл ть исправную работу даже при наличии отказов в накопител х. Это происходит за счет поразр дного сравнени  информации, поступающей из накопителей, и в случае несовпадени , вы влени  неисправного накопител  - за счет осуществлени  свертки по модулю два поступающей информации I.Недостаток такого устройства - сложность , обусловленна  большим числом различных коммутаторов, необходимых дл  реализации требуемого алгоритма контрол  и исправлени  информации.

Наиболее близко по технической сущности и достигаемому эффекту к изобретению резервированное запоминающее устройство, содержащее блоки пам ти, хран щие идентичную информацию, причем выходы первого и второго непосредственно, а входы третьего через блок регенерации соединены с адресной щиной и шиной обращени . Выходы блоков соединены с входами мажоритарного элемента, кроме того, выходы первого и третьего блоков пам ти соединены с первыми входами первого и второго компараторов соответственно, а выход второго блока пам ти - с вторыми входами компараторов, которые производ т поразр дное сравнение поступающей информации. Выход первого компаратора соединен с шиной «Останов блоком контрол , блоком регенерации и управл ющим входом ключа, предназначенного дл  подключени  третьего блока пам ти к шине Tin-raiiUfi, при обнаружении несоответстви  информации, поступающей из первого и второго блоков пам ти. Блок регенерации предназначен дл  возобновлени  и и поддержани  на входе третьего блока пам ти информации, поступающей на входы

первого и второго блоков, на врем , необходимое дл  завершени  переходных процессов в третьем блоке, вызванном его подключением к шине питани . Одновременно по щине останова в ЦВМ поступает сигнал с первого коммутатора, который блокирует информацию на всех регистрах ЦВМ на врем  ввода в работу третьего блока 2.

Недостатком прототипа  вл етс  низкое быстродействие устройства, обусловленное (в случае исправной работы) временем, необходимым дл  гарантированного завершени  переходных процессов в устройстве после подачи сигнала обращени  от ЦВМ. Это врем  определ етс  с запасом на самые неблагопри тные сочетани  внешних воздействий и параметров элементов, мен ющихс  от партии к партии от элемента к элементу, тогда как реальное врем  окончани  переходных процессов при реальных услови х в реальном сочетании параметров элементов может оказатьс  значительно ниже расчетного . Кроме того, при обнаружении неисправности производитс  дополнительный останов ЦВМ дл  гарантированного завершени  переходных процессов, вызванных подключением третьего блока к шине питани  с учетом всех перечисленных факторов.

Цель изобретени  - повышение быстродействи  устройства.

Указанна  цель достигаетс  те.м, что в резервированное запоминающее устройство, содержащее блоки пам ти, мажоритарный блок, первый и второй компараторы, приче.м одни входы блоков пам ти  вл ютс  адресными , а другие - управл ющими входами устройства, выходы блоков пам ти соединены с входами мажоритарного блока, выходы первого и второго блоков па.м тк подключены к первым входам первого и второго компараторов, выход мажоритарного блока  вл етс  информационным выходом устройства, введены третий компаратор, элемент И формирователь импульсов и элемент задержки, причем выход третьего блока пам ти соединен с первым входом третьего компаратора, выход мажоритарного блока подключен к вторым входам компараторов, выходы которых соединены с входами элемента И, выход которого подключен к входу формировател  импульсов, выход которого подключен ко второму входу элемента задержки , первый вход которого соединен с другими входами блоков пам ти, выход элемента задержки  вл етс  контрольным выходом устройства.

На фиг. 1 представлена структурна  схема предлагаемого устройства; на фиг. 2 - временные диаграммы его работы.

Устройство содержит первый 1, второй 2 и третий 3 блоки пам ти, входы которых соединены с адресной шиной 4 и шиной 5 управлени  (обраш,ени ), а выходы - с первыми входами первого 6, второго 7 и третьего 8 компараторов соответственно, вторые входы которых соединены с шиной данных 9 и входом мажоритарного блока 10, входы которого соединены с выходами блоков 1, 2 и 3 пам ти. Выходы компараторов 6, 7 и 8 соединены с входами элемента И И, выход которого через формирователь 12 импульсов соединен с управл ющим входом элемента задержки 13, вход которого соединен с шиной 5 обращени , а выход - с шиной 14 готовности . Устройство работает следующим образом Сигналы, поступающие на адресную шину 4 и шину 5 обращени , запускают процессы выборки информации в блоках 1,2иЗ пам ти . Переходным процессом, протекающим в этих блоках, соответствует по вление случайной информации на выходах. По окончании переходных процессов на выходах всех блоков пам ти 1, 2 и 3 установитс  одинакова  информаци , така  же информаци  установитс  и на выходе мажоритарного блока 10, а следовательно, и на вторых входах компараторов 6, 7 и 8 на выходах которых по витс  сигнал логической «1, соответствующий совпадению информации на входах компаратора. После того, как на выходах всех трех компараторов 6, 7 и 8 установитс  сигнал логической «1, с помощью элемента И 11 производитс  сброс элемента задержки 13, который был запущен в режим выработки задержанного сигнала от шины 5 обращени . По вление сигнала на шине 14 готовности свидетельствует о том, что переходные процессы в запоминающем устройстве закончены и информаци  с щины данных 9 может считыватьс  внешней средой. В случае неисправности в одном из блоков 1, 2 и 3 пам ти, компаратор, соединенный с выходом неисправного блока, не выработает сигнал логической «1. после окончани  переходных процессов, так как на второй вход этого компаратора поступает истинна  информаци , восстановленна  с помощью мажоритарного блока 10, и совпадени  информации на входах этого компаратора не будет Следовательно, не будет выработан сигнал логической «1 элементом И 11 и не будет произведен сброс элемента задержки 13. Сигнал, поступивший на шину 5 обращени  в момент обращени  к запоминающему устройству , возбуждает элемент задержки 13 и, через врем , выбранное с учетом гарантированного окончани  переходных процессов при самом неблагопри тном сочетании внешних воздействий и сочетаний параметров элементов, элемент задержки 13 вырабатывает задержанный сигнал, который поступит на щину 13 готовности, т.е. быстродействие запоминающего устройства при наличии неисправности в одном из блоков пам ти будет не ниже быстродействи  прототипа при исправной работе блоков пам ти. На фиг. 2 прин ты следующие обозначени : а - сигнал обращени , поступивший из внешней среды на шину 5 обращени ; б - информационные сигналыс выходов блоков 1, 2 и 3 пам ти; в - сигнал с выхода элемента И 11; г - сигнал с выхода формировател  12 импульсов; д - сигнал с выхо-, да элемента 13 задержки по шине готовности 14 во внешнюю среду. Период времени to- ti соответствует невыбранному состо нию ЗУ. При этом выходы блоков 1, 2 и 3 пам ти наход тс , например, в состо нии с высоким выходным сопротивлением , что воспринимаетс  мажоритарным блоком 10 и компараторами 6, 7 и 8 например , как коды, состо щие из логических «1. Выход элемента И 11 находитс  в состо нии «1, выход элемента задержки 13 находитс  в исходном состо нии (логическа  ,«). Сигналом обращени  элемент 13 задержки переводитс  в возбужденное состо ние (логический «О), из которого он возвращаетс  в исходное состо ние либо по истечении определенного промежутка времени, либо принудительно , по сигналу, поступившему на его управл ющий вход. Период времени ti-t соответствует переходному процессу выборки информации из блоков 1, 2 и 3 пам ти, информаци  на их выходах случайна и неодинакова. Момент времени i,. соответствует установлению истинной информации, что фиксируетс -с помощью компараторов 6, 7 и 8, при этом элемент И 11 переходит из состо ни  логического «О в состо ние логической «1 (фиг. 2б). Передний фронт этого сигнала поступает на формирователь 12 импульсов , который вырабатывает импульс сброса (фиг. 2г) на управл ющий вход элемента 13 задержки, который сбрасываетс  в исходное состо ние (логическа  «1, фиг. 2(3). Переход из состо ни  логического «О 8 состо ние логической «I на шине 14 готовности при наличии сигнала обращени  на шине 5 обращени  соответствует завершению переходных процессов в запоминающем устройстве в режиме выборки. Использовав информацию с шины 9, снимает сигнал обращени  с щины 5 обращени  (момент tj фиг. 2а). В период времени tst 4 блоки 1, 2 и 3 пам ти возвращаютс  к невыбранному состо нию. В этот период выход элемента И 11 соответствует значению логического «О, а элемент 13 задержки вновь переведен в возбужденное состо ние теперь уже задним фронтом импульса обращени . Момент времени t., соответствует переходу всех блоков 1, 2 и 3 пам ти в невыбранное состо ние, что фиксируетс  компаратором 6, 7 и 8 и элементом И 11, а формирователь 12 импульсов формирует сигнал сброса в исходное состо ние элемента 13 задержки. Этот переход элемента 13 задержки при отсутствии сигнала обращени  соответствует тому, что запоминающее устройство готово к новому обращению. В момент времени t приходит сигнал нового обращени . Информаци , выбираема  из блоков 1, 2 и 3 пам ти, например, соответствует информации, наход щейс  на выходах блоков при невыбранном состо нии (коды, состо щие из логических «1) и компараторы 6, 7 и 8 не фиксируют переходной процесс, формирователь 12 импульсов не формирует сигнал сброса и управл емый элемент 13 задержки, который был установлен в возбужденное состо ние передним фронтом импульса обращени , возвратитс  в исходное состо ние. Аналогично происходит возврат запоминающего устройства в невыбранное состо ние (период времени te - t . При наличии отказов в одно.м из блоков пам ти процесс выдачи сигнала на шину 14 готовности производитс  аналогично, с той лишь разницей, что выход элемента И 11

во все врем  действи  Сигнала обращени  находитс  в состо нии логического «О..

Технико-экономическое преимущество предлагаемого устройства в сравнении с прототипом заключаетс  в более высоком быстродействии .

to tfTt2 Its tff

У/////)(/,

Л У/////А

h

Г1I

::zL...

i

///////////:

Claims (1)

1. РЕЗЕРВИРОВАННОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО, содержащее блоки памяти, мажоритарный блок, первый и второй компараторы, причем одни входы блоков памяти являются адресными, а другие — управляющими входами устройства, выходы блоков памяти соединены с входами· мажоритарного блока, выходы первого и второго блоков памяти подключены к первым входам первого и второго компараторов, выход мажоритарного блока является информационным выходом устройства, отличающееся тем, что, с целью повышения быстродействия устройства, оно содержит третий компаратор, элемент И, формирователь импульсов и элемент задержки, причем выход третьего блока памяти соединен с первым входом третьего компаратора, выход мажоритарного блока подключен к вторым входам компараторов, выходы которых соединены с входами элемента И, выход которого подключен к входу формирователя импульсов, выход которого подключен к второму входу элемента задержки, первый вход которого соединен с другими входами блоков памяти, выход элемента задержки является контрольным выходом устройства.

   а %· г 1

   SU „„ 1129657