SU1173448A1 - Оперативное запоминающее устройство на микросхемах пам ти - Google Patents

Abstract

1. ОПЕРАТИВНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО НА МИКРОСХЕМАХ ПАМЯТИ, содержащее основной источник питани , шлход которого через разделительный элемент подключен к входам питани  микросхем пам ти и выходу резервно , то источника питани , формирователь сигналов неисправности питани  и огJ рани 1ительный элемент, отличающеес  тем, что, с целью повьшейи  надежности устройства, в него в -введены триггер, группа элементов И и элемент И, выход которого подключен к входам выбора кристалла микросхем пам ти, один из входов - к выходу триггера, входы которого соединены с выходами элементов И группы, пр мой вход первого и первый инверсный вход второго элементов И группы t подключены к выходу формировател  сигналов неисправности питани  и через ограничительный элемент соединены с выходом резервного источника пита-ни , причем инверсный вход первого и второй инверсный вход второго элементов И группы  вл ютс  первым входом устройства, ВТорьм входом которого (.  вл етс  второй вход элемента И, входы питани  триггера и элементов И (Л . соединены с выходом резервного источника питани .I 2.Устройство по п. 1, отличающеес  тем, что резервный источник питани  выполнен в виде емкостного накопител . 3,Устройство по п. 2, отличающеес  тем, что первый и второй входы устройства объединены. оэ 4 4 СХ

Description

5П Изобретение относитс  к вычислительной технике, конЕретнее к технике хранени  информации и может быть использовано в вычислительных системах , где требуетс  обеспечение сохранности информации при кратковреме ных перерывах питани . Цель изобретени  - повышение надежности устройства обеспече .ни  сохранности информации при кратковременных отключени х основного ис точника питани . На фиг.1 и 2 показаны примеры схемной реализации предлагаемого уст ронства; на фиг. 3 - временные диаграммы его работы. Устройство содержит фиг. 1 и фиг, микросхемы 1 пам ти, характеризуемые микромощным режимом хранени  информации (например, КМОП ОЗУ), эле мент И 2, триггер 3, основной источник 4 питани  и резервный источник 5 питани , выполненный например в виде емкостного накопител , разделител ный элемент, например диод 6, группу элементов И 7 и 8, формирователь 9 сигналов неисправности питани  и ограничительный элемент, например рези тор 10. Устройство работает следующим образом . Если основной,источник 4 питани  исправен, то диод6 открыт и все уст ройство питаетс  от указанного источ ника. Сигнал ПН Питание неисправно на выходе формировател - 9 имеет низкий уровень (О). До прихода активного синхроимпульса СИЛ на соот ветствующем входе устройства также существует низкий уровень О и триггер 3 установлен в состо ние 1 при этом с его вьпсода сигнал Z (Запрет) высокого уровн  (Г )открьшает элемент И 2, через который сигнал CS (Выбор кристалла) проходит на соответствующие входы микросхем 1 (фиг.1 и 3).. При отключении источника 4 напр жение на его выходе и„,,,, падает и вых падает диод 6 запираетс , в этом случае тание микросхем 1 пам ти, необходимо дл  обеспечени  хранени  занесенной в эти микросхемы информации, з также питание микромощных элемента И 2 и триггера 3, необходимых дл  блокиров ки обращени , осуществл етс  от накопител  5. 8 В момент достижени  напр жением гР чного значени  формируетс  сигнал ПН в виде высокого уровн  (1).Значение граничного напр жен и  должно быть больше минимальногр допустимого напр жени  питани , обеспечивающего хранение информации в микросхемах 1 пам ти и нормальное функционирование элемента И 2 и триггера 3. ЕС.ПИ сигнал ПН формируетс  в момент, когда устройство свободно от обращени , то триггер 3 сигналами СИА О и ПН 1 переводитс  в состо ние О и на выходе этого триггера формируетс  сигнал Z О, который закрывает элемент И 2 и не допускает последующих обращений к микросхемам 1 пам ти, Аналогичным образом происходит процесс включени  основного источника 4: при достижении напр жением значени  U в моменты между обращени ми формируетс  сигнал , который вместе с сигналом nepejводит триггер 3 в состо ние сиг нал открывает элемент И 2 и , подготавливает устройство к нормальной работе, Плтание всего устройства при этом оп ть осуществл етс  от основного источника 4. Если отключение источника 4 и формирование сигнала ПН происходит во врем  обращени , то прерывание цикла обращени  недопустимо и необходимо задержать процесс формировани  сигкала до окончани  цикла (), так как в противном случае возможна потер  информации. Эта задержка осуществл етс  триггером 3, который устанавливаетс  в состо ние О в момент, соответствующий концу синхроимпульса CI-IA, когда и СИА.0. В результате на входах микросхем 1 пам ти до конца обращени  сохран етс , нормальный режим работы микросхемы в соответствии с заданной временной диаграммой . Аналогичным образом происходит процесс включени  основного источника 4. В устройстве (фиг.2), где отсутствуют активные синхроимпульсы, все процессы происход т аналогичным образом, только включение и вьжлючение сигнала Z происходит не по фронтам синхроимпульса СИА, а по фронта,м сигнала CS, Предлагаемое устройство обеспечивает сохранность информации при пере-,

3П734484

рывах питани  в широком диапазоне тем- при использовании широкой номеиклатуператур , в услови х длительного отсут- ры микросхем пам ти с различными стви  регламентного обслуживани , временными диаграммами.

qjue.e

Claims (3)

1. ОПЕРАТИВНОЕ ЗАПОМИНАЮЩЕЕ

УСТРОЙСТВО НА МИКРОСХЕМАХ ПАМЯТИ, содержащее основной источник питания,’ выход которого через разделительный элемент подключен к входам питания микросхем памяти и выходу резервно• го источника питания, формирователь сигналов неисправности питания и ог₍ раниЧительный элемент, отличающ е е с я тем, что, с целью повыше'йия надежности устройства, в него в -введены триггер, группа элементов И и элемент И, выход которого подключен к входам выбора кристалла микросхем памяти, один из входов - к выходу триггера, входы которого соединены с выходами элементов И группы, прямой вход первого и первый инверсный вход второго элементов И группы ₍ подключены к выходу формирователя сигналов неисправности питания и через ограничительный элемент соединены с выходом резервного источника питания, причем инверсный вход первого и второй инверсный вход второго элементов И группы являются первым входом устройства, вторым входом которого _t является второй вход элемента И, вхо- § ды питания триггера и элементов И соединены с выходом резервного источника питания. _t

2. Устройство по π. 1, о т л и чага щ е е с я тем, что резервный источник питания выполнен в виде емкостного накопителя.

3. Устройство по п. 2, отличающееся тем, что первый и второй входы устройства объединены.

SU <„ 1173448