JPS59131255A - クロツク選択制御回路 - Google Patents
クロツク選択制御回路Info
- Publication number
- JPS59131255A JPS59131255A JP58178336A JP17833683A JPS59131255A JP S59131255 A JPS59131255 A JP S59131255A JP 58178336 A JP58178336 A JP 58178336A JP 17833683 A JP17833683 A JP 17833683A JP S59131255 A JPS59131255 A JP S59131255A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- circuit
- signal
- circuits
- output signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Electronic Switches (AREA)
- Monitoring And Testing Of Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は電話交換システムに関し、特定すると複数のク
ロック回路を備える電話交換システムに使用するための
クロック選択制御回路に関する。
ロック回路を備える電話交換システムに使用するための
クロック選択制御回路に関する。
発明の背景
電話交換システムは、クロック回路の故障に起因するサ
ービスの中断を防ぐため、二重のクロック回路をｆｉｉ
ｆｆえでいる。これらの電話システムは、普通、活動一
待期態様で配置された１対のクロック回路が配置されて
いる。このような配置は、一時には一方の故障のみが起
こるものであり、したがって２つのクロック回路で十分
であろうという仮定に基づく。活動一待期クロック回路
の選択を制御するには１つの最小の論理回路しか必要と
しない。これは、活動中のり２７２回路の故障を検出し
，て時期中のクロック回路に切り替えるにはこのような
回路しか必要としないからである。しかしながら、この
ようなシステムは、活動中のクロック回路の検出でオン
ラインに移行せしめられる時期中のり２７２回路に故障
があると、サービスの中断を受ける。
ービスの中断を防ぐため、二重のクロック回路をｆｉｉ
ｆｆえでいる。これらの電話システムは、普通、活動一
待期態様で配置された１対のクロック回路が配置されて
いる。このような配置は、一時には一方の故障のみが起
こるものであり、したがって２つのクロック回路で十分
であろうという仮定に基づく。活動一待期クロック回路
の選択を制御するには１つの最小の論理回路しか必要と
しない。これは、活動中のり２７２回路の故障を検出し
，て時期中のクロック回路に切り替えるにはこのような
回路しか必要としないからである。しかしながら、この
ようなシステムは、活動中のクロック回路の検出でオン
ラインに移行せしめられる時期中のり２７２回路に故障
があると、サービスの中断を受ける。
確実性を増すためには、追加のクロック回路やより技巧
を凝らしたクロック選択回路を必要とする。このような
技巧を凝らしたクロック選択回路および関連する多重ク
ロック回路の１例は、１９８２年３月３０日付でＡ．Ｒ
．Ｋｈａｎ 等に発行された米国特許第４， ３ ２
２． ５ ８ ０号に開示されている。この特許に開
示されるクロック選択回路は、適正に動作している待１
１ｊｌクロック回路のみが、活動中のクロック回路の故
障でオンラインに切に替えられることを保証しでいる。
を凝らしたクロック選択回路を必要とする。このような
技巧を凝らしたクロック選択回路および関連する多重ク
ロック回路の１例は、１９８２年３月３０日付でＡ．Ｒ
．Ｋｈａｎ 等に発行された米国特許第４， ３ ２
２． ５ ８ ０号に開示されている。この特許に開
示されるクロック選択回路は、適正に動作している待１
１ｊｌクロック回路のみが、活動中のクロック回路の故
障でオンラインに切に替えられることを保証しでいる。
しかしながら、この配置は、プルセッサ通信リンクの故
障やパヮアソブ／バヮダウン動作の場合、誤動作を受は
易い。
障やパヮアソブ／バヮダウン動作の場合、誤動作を受は
易い。
発明の目的および概要
本発明の目的は、新規かつ高度に確実性のあるクロック
選択制御回路を提供することである。
選択制御回路を提供することである。
本発明にしたがえば、電話交換システムに使用するため
のりｐツク選択制御回路が提供されるが回路は、各々ク
ロック信号を供給するように動作する複数のクロック回
路と、各々第１および第２の抑止信号を供給するように
動作する第１および第２の処理装置を備える。
のりｐツク選択制御回路が提供されるが回路は、各々ク
ロック信号を供給するように動作する複数のクロック回
路と、各々第１および第２の抑止信号を供給するように
動作する第１および第２の処理装置を備える。
本発明のクロック選択制御回路は、各々第１、第２およ
び第３の出力を有する１または複数のクロック選択手段
の第１および第２の回路を１釉える。
び第３の出力を有する１または複数のクロック選択手段
の第１および第２の回路を１釉える。
各りμツク選択手段は、クロック回路の関連する一つ、
すべての他のクロック選択手段の第３出力および関連す
るりｐツク選択手段の第２出力に接続される。各クロッ
ク選択手段は、第１、第２および第３出力に信号を供給
するように動作し、各々、関連するクロック回路からの
クロック信号、他のすべての選択手段からの第３出力信
号および関連するクロック選択手段の第２出力信号に応
答して、第１出力信号を供給するように動作する。
すべての他のクロック選択手段の第３出力および関連す
るりｐツク選択手段の第２出力に接続される。各クロッ
ク選択手段は、第１、第２および第３出力に信号を供給
するように動作し、各々、関連するクロック回路からの
クロック信号、他のすべての選択手段からの第３出力信
号および関連するクロック選択手段の第２出力信号に応
答して、第１出力信号を供給するように動作する。
各クロック選択手段は、さらに、第１出力信号および遅
延期間に応答して動作し、第２出力信号を供給するよう
に動作し得る。各クロック選択手段は、さらに、関連す
るクロック回路からのクロック信号の不存在に応答して
第３出力信号を供給するように動作し、また、関連する
クロック選択手段の第３の出力信号の不存在に応答して
第３出力信号を供給するように動作する。クロック選択
手段の各第１の回路は、さらに、第１抑止信号に応答し
て関連するクロック選択手段からの第３出力信号を擬似
するように動作し得、クロック選択手段の各第２の回路
は、第２抑止信号に応答して関連するクロック選択手段
からの第３出力信号を擬似するように動作し得る。クロ
ック手段の各第１の回路は、さらに、第２抑止信号に応
答して第３の出力信号を供給するように動作し得、クロ
ック手段の各第２の回路は、第１抑止信号に応答して第
３出力信号を供給するように動作し得る。
延期間に応答して動作し、第２出力信号を供給するよう
に動作し得る。各クロック選択手段は、さらに、関連す
るクロック回路からのクロック信号の不存在に応答して
第３出力信号を供給するように動作し、また、関連する
クロック選択手段の第３の出力信号の不存在に応答して
第３出力信号を供給するように動作する。クロック選択
手段の各第１の回路は、さらに、第１抑止信号に応答し
て関連するクロック選択手段からの第３出力信号を擬似
するように動作し得、クロック選択手段の各第２の回路
は、第２抑止信号に応答して関連するクロック選択手段
からの第３出力信号を擬似するように動作し得る。クロ
ック手段の各第１の回路は、さらに、第２抑止信号に応
答して第３の出力信号を供給するように動作し得、クロ
ック手段の各第２の回路は、第１抑止信号に応答して第
３出力信号を供給するように動作し得る。
具体例
図面を参照すると、本発明のクロック選択制御回路が示
されている。クロック選択回路１０，２０。
されている。クロック選択回路１０，２０。
３０および４０は、第１および第２の処理装置、すなわ
ち処理装置ＡおよびＢに接続されて示されている。これ
らのクロック選択回路は、さらに、出力ゲート回路５０
を介して関連する電話交換システムの残部に接続される
ように適合されでいる。
ち処理装置ＡおよびＢに接続されて示されている。これ
らのクロック選択回路は、さらに、出力ゲート回路５０
を介して関連する電話交換システムの残部に接続される
ように適合されでいる。
クロック選択回路ｌＯは、クロック回路Ａとリセットゲ
ート１３間に接続された再トリガ可能な単安定マルチバ
イブレータ（ＲＭＭ） １１を備える。
ート１３間に接続された再トリガ可能な単安定マルチバ
イブレータ（ＲＭＭ） １１を備える。
しかして、リセットゲート１３の出力は、ラッチ１４の
リセット（Ｒ）入力に接続されている。
リセット（Ｒ）入力に接続されている。
ゲート１３はまた、ＯＲゲー）１Ｂを介してラッチ４４
のリセット出力（ＱＤ ）に接続され、またＯＲゲート
１７およびインバータ１６を介して処理装置Ｂに接続さ
れている。ＯＲゲー）１７および１８はＩＮ旧ＢＩＴＢ
！Ｊ−ドを介して処理袋ＫＡに接続されＲＭＭ １１は
、ＤＩＳＡＢＬＥ Ａリードを介して処理装置Ａに接続
される。
のリセット出力（ＱＤ ）に接続され、またＯＲゲート
１７およびインバータ１６を介して処理装置Ｂに接続さ
れている。ＯＲゲー）１７および１８はＩＮ旧ＢＩＴＢ
！Ｊ−ドを介して処理袋ＫＡに接続されＲＭＭ １１は
、ＤＩＳＡＢＬＥ Ａリードを介して処理装置Ａに接続
される。
セットケート１２は、ラッチ１４の第１セツト入力（８
１）に接続されており、処理装置１ｉＡは、ＥＮＡＢＬ
Ｅ Ａ リードを介してランチ１４の第２セツト入力（
Ｓ２）に接続されている。セットゲート１２の入力は、
ラッチ回路２４．３４および４４のリセット出力延ホお
よびＱＤにそれぞれ接続され、また遅延回路４５を介し
てラッチ回路４４のセット出力ＱＤに接続されでいる。
１）に接続されており、処理装置１ｉＡは、ＥＮＡＢＬ
Ｅ Ａ リードを介してランチ１４の第２セツト入力（
Ｓ２）に接続されている。セットゲート１２の入力は、
ラッチ回路２４．３４および４４のリセット出力延ホお
よびＱＤにそれぞれ接続され、また遅延回路４５を介し
てラッチ回路４４のセット出力ＱＤに接続されでいる。
モニタ・イネーブに回路１０は、さらに、ラッチ１４の
セット出力ＱＡと関連するりロック選択回路３０間に接
続された遅延回路１５を備える。残りのクロック選択回
路は、同様に、クロック回路、再トリガ可能な単安定マ
ルチバイブレータ、ラッチ回路およびＰｌするゲート回
路が配１ｉｆｔされている。
セット出力ＱＡと関連するりロック選択回路３０間に接
続された遅延回路１５を備える。残りのクロック選択回
路は、同様に、クロック回路、再トリガ可能な単安定マ
ルチバイブレータ、ラッチ回路およびＰｌするゲート回
路が配１ｉｆｔされている。
各ラッチ回路ＱＡ、 ＱＢ 、 Ｑｃ 、 ＱＤのセッ
ト出力は、さらに、クロックゲート回路５１．５２．５
３．５４にそれぞれ接続されている。これらのり一ツク
ゲート回路はまた、関連するクロック回路、クロックＡ
、Ｂ、ＣおよびＤにそれぞれ接続されている。クロック
ゲート回路の出力はＯＲゲート５５に接続されでおり、
そして該ゲートは、処理装置ＡおよびＢ、および関連す
る電話交換システムの残りの部分にクロックアラ） （
ＣＬＫＯＵＴ）信号を供給する。
ト出力は、さらに、クロックゲート回路５１．５２．５
３．５４にそれぞれ接続されている。これらのり一ツク
ゲート回路はまた、関連するクロック回路、クロックＡ
、Ｂ、ＣおよびＤにそれぞれ接続されている。クロック
ゲート回路の出力はＯＲゲート５５に接続されでおり、
そして該ゲートは、処理装置ＡおよびＢ、および関連す
る電話交換システムの残りの部分にクロックアラ） （
ＣＬＫＯＵＴ）信号を供給する。
クロック選択制御回路は、クロック回路を予定された順
序で選択、試験することにより、故障のクロック回路の
動作を不能にするように動作する。
序で選択、試験することにより、故障のクロック回路の
動作を不能にするように動作する。
切替えの順序は、クロック回路Ａ、Ｂ、Ｃ％ＤそしてＡ
と進む。
と進む。
この順序を実施するため、各ラッチ回路に対するセット
ゲート入力は、選択順序において直前のりロック選択回
路のセット出力に接続される。セットゲートの他方の入
力は、他の全クロック選択回路のリセット出力に接続さ
れる。各クロック選択回路のリセットゲートの入力は、
さらに、選択順序においで直前のクロック選択回路と関
連するランチのリセット出力に接続される。この接続配
置の詳細については前述した。
ゲート入力は、選択順序において直前のりロック選択回
路のセット出力に接続される。セットゲートの他方の入
力は、他の全クロック選択回路のリセット出力に接続さ
れる。各クロック選択回路のリセットゲートの入力は、
さらに、選択順序においで直前のクロック選択回路と関
連するランチのリセット出力に接続される。この接続配
置の詳細については前述した。
処理装置およびりロック選択回路は、デュプリケート態
様で構成される。処理装置Ａと（ロック選択回路１０お
よび２０は、纂１の配置６または回路（回路＋１ ）を
形成し、処理装置Ｂとクロック選択回路３０および４０
は、第２の配置または回路（回路ｌ）を形成している。
様で構成される。処理装置Ａと（ロック選択回路１０お
よび２０は、纂１の配置６または回路（回路＋１ ）を
形成し、処理装置Ｂとクロック選択回路３０および４０
は、第２の配置または回路（回路ｌ）を形成している。
各クロック選択回路は、関連する入力ゲート回路を有し
ている。例えば、クロック選択回路ｌＧと関連する入力
ゲート回路は、ゲー）１６％ １７および１８を備えて
いる。回路０および１はまた、それぞれ第１および第２
のゲート回路配置を備えている。
ている。例えば、クロック選択回路ｌＧと関連する入力
ゲート回路は、ゲー）１６％ １７および１８を備えて
いる。回路０および１はまた、それぞれ第１および第２
のゲート回路配置を備えている。
各処理装置は、ＥＮＡＢＬＥおよびＤＩＳＡＢＬＥリー
ド上のＥＮＡＢＬＥおよびＤＩＳＡＢＬＥ信号により関
連する回路クロック選択回路のランチをイニシャライズ
する。代表的なイニシャライズ装置は、処理装置Ａに対
するものであり、クロック回路Ａを可能化し、りｐツク
Ｂ、ＣおよびＤを不能化する。これをなすため、処理装
置は、ＥＮＡＢＬＥ Ａ リードおよびＤＩＳＡＢＬ
Ｅ Ｂ、 Ｃ，Ｄリードに論理０信号を供給する。こ
れらの処理装置信号は、ラッチ１４をセットせしめ、ラ
ッチ２４．３４および４４をリセットせしめ、クロック
回路Ａにより、ＣＬＫＯυＴリード上にクロック信号を
供給させる。
ド上のＥＮＡＢＬＥおよびＤＩＳＡＢＬＥ信号により関
連する回路クロック選択回路のランチをイニシャライズ
する。代表的なイニシャライズ装置は、処理装置Ａに対
するものであり、クロック回路Ａを可能化し、りｐツク
Ｂ、ＣおよびＤを不能化する。これをなすため、処理装
置は、ＥＮＡＢＬＥ Ａ リードおよびＤＩＳＡＢＬ
Ｅ Ｂ、 Ｃ，Ｄリードに論理０信号を供給する。こ
れらの処理装置信号は、ラッチ１４をセットせしめ、ラ
ッチ２４．３４および４４をリセットせしめ、クロック
回路Ａにより、ＣＬＫＯυＴリード上にクロック信号を
供給させる。
単安定マルチバイブレータＲＭＭ １１．２１，３１お
よび４１は、２００ナノ秒のタイミングパルスを発生す
る。しかし、該回路は再トリガ可能であるから、この２
００ナノ秒のパルスは、その入力にパルスが現われる度
に発生する。クロックＡ、Ｂ、ＣおよびＤは、普通１２
ＭＨｚで動作し、８０ナノ秒の周期をもたらす。した
がって、２００ナノ秒単安定マルチパイプレークは、通
常タイムアウト前に、すなわち各８０ナノ秒ごとに再ト
リガされ、通常連続的論理ｌ信号を供給する。クロック
回路が故障すると、クロックパルスは消え、関連するマ
ルチマイブレータは２００ナノ秒後にタイムアウトとな
り、論理０信号を供給する。
よび４１は、２００ナノ秒のタイミングパルスを発生す
る。しかし、該回路は再トリガ可能であるから、この２
００ナノ秒のパルスは、その入力にパルスが現われる度
に発生する。クロックＡ、Ｂ、ＣおよびＤは、普通１２
ＭＨｚで動作し、８０ナノ秒の周期をもたらす。した
がって、２００ナノ秒単安定マルチパイプレークは、通
常タイムアウト前に、すなわち各８０ナノ秒ごとに再ト
リガされ、通常連続的論理ｌ信号を供給する。クロック
回路が故障すると、クロックパルスは消え、関連するマ
ルチマイブレータは２００ナノ秒後にタイムアウトとな
り、論理０信号を供給する。
クロック回路Ａが故障の場合、クロック選択回路は、ク
ロック選択順序において正しく動作している次のクロッ
ク回路、すなわちクロックＣを選択することになろう。
ロック選択順序において正しく動作している次のクロッ
ク回路、すなわちクロックＣを選択することになろう。
クロックＣが正しく動作していると仮定するとこのクロ
ックにより、ＲＭＭ ３１が論理１信号をゲート３３の
第１人力に印加する。クロックＡが故障していると、Ｒ
ＭＭ １１は論理０信号を発生し、これがゲート１３の
第１人力で検出される。この論理０信号は、ゲー）１３
を経てラッチ回路１４に通され、ラッチ回路１４をリセ
ットし、それにより該回路１４のリセット出力上に論理
１信号を供給する。したがって、論理ｌ信号が、ＯＲゲ
ート３７を介してゲート３３の第３人力に現われる。
ックにより、ＲＭＭ ３１が論理１信号をゲート３３の
第１人力に印加する。クロックＡが故障していると、Ｒ
ＭＭ １１は論理０信号を発生し、これがゲート１３の
第１人力で検出される。この論理０信号は、ゲー）１３
を経てラッチ回路１４に通され、ラッチ回路１４をリセ
ットし、それにより該回路１４のリセット出力上に論理
１信号を供給する。したがって、論理ｌ信号が、ＯＲゲ
ート３７を介してゲート３３の第３人力に現われる。
このゲートに対する第２人力は通常論理ｌであるから、
論理ｌがラッチ回路３４のリセット（Ｒ）入力に現われ
る。セットゲート３２に対する入力は、ラッチ１４．２
４および４４のリセット出力ＱＡ、 ＱＢ およびＱ
Ｄにそれぞれ接続されている。これらの出力は、すべて
リセット状態にあるから、セットゲート３２のこれらの
入力に論理１ （ｉ号を供給する。このゲートはまた、
遅延回路１５を介してラッチ回路１４のセット出力ＱＡ
への接続を有している。このラッチ回路１４は、第１、
＠２および第３の出力ＱＡ、遅延ＱＡおよび菌を有して
いる。
論理ｌがラッチ回路３４のリセット（Ｒ）入力に現われ
る。セットゲート３２に対する入力は、ラッチ１４．２
４および４４のリセット出力ＱＡ、 ＱＢ およびＱ
Ｄにそれぞれ接続されている。これらの出力は、すべて
リセット状態にあるから、セットゲート３２のこれらの
入力に論理１ （ｉ号を供給する。このゲートはまた、
遅延回路１５を介してラッチ回路１４のセット出力ＱＡ
への接続を有している。このラッチ回路１４は、第１、
＠２および第３の出力ＱＡ、遅延ＱＡおよび菌を有して
いる。
同様に、他のラッチ回路も、第１、第２および第３の出
力を有している。
力を有している。
クロックＡの故障の検出の直後、ラッチ回路１４のリセ
ット出力は論理１信号に切り替わり、ラッチ回路１４の
セット出力は論理０信号に切り替わる。しかしながら、
この論理０信号は、遅延回路１５の遅延時間が経過し７
てしまうまでゲート３２の入力に現われない。それゆえ
、論理１信号がゲート３２の全４人力に現われ、これに
よりラッチ回路３４はセットされる。遅延時間は、ラッ
チ回路３４がタイムアウト前にセットされるように十分
長く設定される。この遅延時間の終了後、遅延回路１５
は、論理Ｏ信号をゲート３２に供給し、このため論理１
信号がラッチ回路３４の８１人力に現われる。しかしな
がら、ランチ回路３４はすでにセットされてしまってい
るから、この信号はなんら影響を及ぼさない。
ット出力は論理１信号に切り替わり、ラッチ回路１４の
セット出力は論理０信号に切り替わる。しかしながら、
この論理０信号は、遅延回路１５の遅延時間が経過し７
てしまうまでゲート３２の入力に現われない。それゆえ
、論理１信号がゲート３２の全４人力に現われ、これに
よりラッチ回路３４はセットされる。遅延時間は、ラッ
チ回路３４がタイムアウト前にセットされるように十分
長く設定される。この遅延時間の終了後、遅延回路１５
は、論理Ｏ信号をゲート３２に供給し、このため論理１
信号がラッチ回路３４の８１人力に現われる。しかしな
がら、ランチ回路３４はすでにセットされてしまってい
るから、この信号はなんら影響を及ぼさない。
クロックＣも故障していた場合は、り冒ツク選択回路は
、クロックＣを可能化せず、クロック選択順序における
次の正しく動作しているクロック回路を可能化すること
になろう。
、クロックＣを可能化せず、クロック選択順序における
次の正しく動作しているクロック回路を可能化すること
になろう。
もしもクロック選択制御回路の１回路の駆動が低下され
、次いでアップされると、該回路は不安定状態に入るこ
とがあり、先に選択した回路に故障が起こっていなくて
イ）、新しいクロック回路が選択せしめられる。新しい
クロック回路が十分に動作しないと、警報が発せられた
りサービスの劣化が生じたりすることあり得る。この問
題は、第１および第２のＩＮＨＩＢＩＴリード、すなわ
ちＩＮＨＩＢＩＴＡおよびＩＮＨＩＢＩＴ ＢおよびＯ
Ｒゲート１８．２８゜３７および４７の使用により排除
去される。
、次いでアップされると、該回路は不安定状態に入るこ
とがあり、先に選択した回路に故障が起こっていなくて
イ）、新しいクロック回路が選択せしめられる。新しい
クロック回路が十分に動作しないと、警報が発せられた
りサービスの劣化が生じたりすることあり得る。この問
題は、第１および第２のＩＮＨＩＢＩＴリード、すなわ
ちＩＮＨＩＢＩＴＡおよびＩＮＨＩＢＩＴ ＢおよびＯ
Ｒゲート１８．２８゜３７および４７の使用により排除
去される。
回路Ｏが駆動を低下されると、処理装置Ｂは。
論理ｌ信号ＩＮＨＩＢＩＴ Ａ ！Ｊ−ド上に供給する
。この論理１信号はゲート３７および４７の第１人力に
現われ、これらのゲートは、ＱＡｉａよびＱＢ倍信号状
態に拘りなく、それらの出力に論理１信号を供給する。
。この論理１信号はゲート３７および４７の第１人力に
現われ、これらのゲートは、ＱＡｉａよびＱＢ倍信号状
態に拘りなく、それらの出力に論理１信号を供給する。
これは、りｐツク選択回路をリセットするためにリセッ
トゲートにより必委とされる論理０信号の検出を抑１卜
する。かくして、ＩＮＨＩＢＩＴ Ａ ！Ｊ−ド上に論
理ｌ信号が規われると、回路ｌの選択回路は、回路Ｏの
りｐツク選択回路の状態の変化に不感知となる。同様に
、処理装置ＡがＩＮＨＩＢＩＴＢリードに論理１信号を
供給すると、回路０の選択回路は、回路１のりｐツク選
択回路の状態の変化に不感知となる。
トゲートにより必委とされる論理０信号の検出を抑１卜
する。かくして、ＩＮＨＩＢＩＴ Ａ ！Ｊ−ド上に論
理ｌ信号が規われると、回路ｌの選択回路は、回路Ｏの
りｐツク選択回路の状態の変化に不感知となる。同様に
、処理装置ＡがＩＮＨＩＢＩＴＢリードに論理１信号を
供給すると、回路０の選択回路は、回路１のりｐツク選
択回路の状態の変化に不感知となる。
クロック選択回路の状態の追加の制御は、ＯＲゲゲート
１７．２７．３８および４８と、関連するインバータ１
６．２ｊ、ａ６および４６によりそれぞれ提供される。
１７．２７．３８および４８と、関連するインバータ１
６．２ｊ、ａ６および４６によりそれぞれ提供される。
処理装置は、クロックの故障を擬似することにより選択
されたクロック選択回路を不能化することができる。例
えば、処理装置Ｂは、ＩＮＨＩＢＩＴ Ａリード上に論
理１信号を供給することにより、クロックＡおよびＢの
故障を擬似することができる。この論理１信号は、イン
バータ１６および２６によって論理０に反転され、それ
ぞれゲート１７および２７に供給される。通常、論理１
信号がＩＮＨＩＢＩ’ｒＡリードに現われるのと同時に
は、論理１信号がＩＮＨＩＢＩＴ Ｂ リード上に現わ
れない。これらの条件下では、２つの論理０信号がＯＲ
ゲート１７および２７の入力に現われ、その結果それら
の出力に現われる論８！０信号により、回路０における
クロック選択回路はリセットせられ、クロックＡおよび
Ｂの故障ｆ擬似する。同様の結果は回路ｌでも起こり、
クロックＣおよびＤの故障が擬似される。
されたクロック選択回路を不能化することができる。例
えば、処理装置Ｂは、ＩＮＨＩＢＩＴ Ａリード上に論
理１信号を供給することにより、クロックＡおよびＢの
故障を擬似することができる。この論理１信号は、イン
バータ１６および２６によって論理０に反転され、それ
ぞれゲート１７および２７に供給される。通常、論理１
信号がＩＮＨＩＢＩ’ｒＡリードに現われるのと同時に
は、論理１信号がＩＮＨＩＢＩＴ Ｂ リード上に現わ
れない。これらの条件下では、２つの論理０信号がＯＲ
ゲート１７および２７の入力に現われ、その結果それら
の出力に現われる論８！０信号により、回路０における
クロック選択回路はリセットせられ、クロックＡおよび
Ｂの故障ｆ擬似する。同様の結果は回路ｌでも起こり、
クロックＣおよびＤの故障が擬似される。
論理ｌ信号が同時にＩＮＨＩＢ１１’ ＡおよびＢ上に
間違って現われると、これらの信号は互に相殺されクロ
ック回路の故障の擬似を阻止する。これらの条件下では
、ＩＮＨＩＢＩＴ り一ド上の論理１信号により、ＯＲ
ゲート１７．２７．３８および４８は、これらのゲート
の反転入力に現われる信号の状態に拘りなく論理ｌ信号
を供給する。それゆえ、両ＩＮＨＩＢＩＴ信号が同時に
不適正に現われ（ば、クロック故障擬似に必要とされる
論理０信号は阻止される。
間違って現われると、これらの信号は互に相殺されクロ
ック回路の故障の擬似を阻止する。これらの条件下では
、ＩＮＨＩＢＩＴ り一ド上の論理１信号により、ＯＲ
ゲート１７．２７．３８および４８は、これらのゲート
の反転入力に現われる信号の状態に拘りなく論理ｌ信号
を供給する。それゆえ、両ＩＮＨＩＢＩＴ信号が同時に
不適正に現われ（ば、クロック故障擬似に必要とされる
論理０信号は阻止される。
かくして、本発明のクロック選択制御回路は、選択に不
感知とし、またクロックの故障を擬似して選択されたク
ロック選択回路の動作を不能にすることができる。
感知とし、またクロックの故障を擬似して選択されたク
ロック選択回路の動作を不能にすることができる。
以上の説明から、技術に精通したものであれば、本発明
の技術思想から逸脱することなく種々の変更をなすこと
ができよう。
の技術思想から逸脱することなく種々の変更をなすこと
ができよう。
図面は本発明のクロック選択制御回路の論理回路図であ
る。 １Ｏ１２０，３０，４０：クロック選択回路１１．２１
．３１．４１：再トリガ可能す単安定マルチ・くイイレ
ータ１２．２２．３２．４２：セットゲート１３．２３
，３３．４３：リセットゲート１４．２４．３４．４４
：ラッチ 代”人０氏名 倉 内 ７ 弘１．′″し、／、１同
倉橋 暎（、＝’・す 手続補 ＬＩＥ ’書（方式） 昭和５９年２月７日 特許庁長官 若 杉 相 夫 殿 事件の表示 昭和５８年特願第１７８３３６号発明の名
称 クロック選択制御回路 補正をする者 事件との関係 特許出願人名称
ジー・ティー・イー・オートマチイック・エレクト
リック・インコーポレイテッド代理人 〒１０３ 補正の対象 補正の内容 別紙の通り 明細書の浄書（内容に変虹なし）
る。 １Ｏ１２０，３０，４０：クロック選択回路１１．２１
．３１．４１：再トリガ可能す単安定マルチ・くイイレ
ータ１２．２２．３２．４２：セットゲート１３．２３
，３３．４３：リセットゲート１４．２４．３４．４４
：ラッチ 代”人０氏名 倉 内 ７ 弘１．′″し、／、１同
倉橋 暎（、＝’・す 手続補 ＬＩＥ ’書（方式） 昭和５９年２月７日 特許庁長官 若 杉 相 夫 殿 事件の表示 昭和５８年特願第１７８３３６号発明の名
称 クロック選択制御回路 補正をする者 事件との関係 特許出願人名称
ジー・ティー・イー・オートマチイック・エレクト
リック・インコーポレイテッド代理人 〒１０３ 補正の対象 補正の内容 別紙の通り 明細書の浄書（内容に変虹なし）
Claims (1)
- （１）各々クロック信号を供給するように動作する複数
のクロック回路および各々第１、第２の抑止信号を供給
するように動作する第１および第２の処理装置を含む電
話交換システムで使用するためのクロック選択制御回路
において、各々第１、第２および第３の出力を備える１
または複数のクロック選択手段の第１および第２の回路
を含み、各クロック選択手段が、前記クロック回路の関
連する１つ、他の全クロック選択手段の第３出力および
関連するクロック選択手段に接続されて、第１、第２お
よび第３出力上に信号を供給するよう番こ動作し、関連
するクロック回路からのクロック信号、他の全選択手段
からの前記第３出力信号、および前記の関連するクロッ
ク選択手段からの前記第２出力信号に応答して、前記第
１出力信号を供給するように動作し、前記第１出力信号
および遅延期間に応答して前記第２出力信号を供給する
ように動作し、前記の関連するクロック回路からのクロ
ック信号の不存在に応答して前記第３出力信号を供給す
るように動作し、さらに前記の関連するクロック選択手
段からの第３の出力信号の不存在に応答して前記第３出
力信号を供給するように動作し、前記第１回路の各々が
、前記第１抑止信号に応答して、前記の関連するクロッ
ク選択手段からの前記第３出力信号を擬似するように動
作し、前記第２回路の各々が、前記第２抑１Ｆ信号に応
答して、前記の関連するクロック選択手段からの前記第
３出力信号を擬似するように動作し、そして、前記全ク
ロック選択手段および前記の複数のクロック回路に接続
され、前記各第１出力信号および関連するクロック回路
からのクロック信号に応答してクロック出力信号を供給
するように動作する出力ゲート手段を含むことを特徴と
するりｐツク選択制御回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US431900 | 1982-09-30 | ||
| US06/431,900 US4490581A (en) | 1982-09-30 | 1982-09-30 | Clock selection control circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59131255A true JPS59131255A (ja) | 1984-07-28 |
Family
ID=23713911
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58178336A Pending JPS59131255A (ja) | 1982-09-30 | 1983-09-28 | クロツク選択制御回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4490581A (ja) |
| JP (1) | JPS59131255A (ja) |
| BE (1) | BE897856A (ja) |
| CA (1) | CA1194191A (ja) |
| IT (1) | IT1163894B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012146260A (ja) * | 2011-01-14 | 2012-08-02 | Nec Computertechno Ltd | クロック動的切替制御装置 |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4644498A (en) * | 1983-04-04 | 1987-02-17 | General Electric Company | Fault-tolerant real time clock |
| US4538272A (en) * | 1983-12-22 | 1985-08-27 | Gte Automatic Electric Incorporated | Prioritized clock selection circuit |
| US4683551A (en) * | 1984-03-28 | 1987-07-28 | Minnesota Mining And Manufacturing Company | Ram clock switching circuitry for a laser beam printer |
| US4922489A (en) * | 1987-10-23 | 1990-05-01 | Siemens Aktiengesellschaft | Circuit configuration for routine testing of the clock supply of a large number of units operated with the same clock |
| US5381542A (en) * | 1991-07-29 | 1995-01-10 | Unisys Corporation | System for switching between a plurality of clock sources upon detection of phase alignment thereof and disabling all other clock sources |
| US5355470A (en) * | 1992-01-03 | 1994-10-11 | Amdahl Corporation | Method for reconfiguring individual timer registers offline |
| GB2269249B (en) * | 1992-07-30 | 1995-11-01 | Acorn Computers Ltd | Integrated circuit clock speed control |
| EP0602422A1 (en) * | 1992-12-15 | 1994-06-22 | International Business Machines Corporation | Dynamic frequency shifting with divide by one clock generators |
| JPH0778039A (ja) * | 1993-09-08 | 1995-03-20 | Fujitsu Ltd | クロック選択制御方式 |
| JPH0816276A (ja) * | 1994-06-30 | 1996-01-19 | Mitsubishi Denki Semiconductor Software Kk | マイクロコンピュータ |
| US20070240013A1 (en) * | 2006-01-27 | 2007-10-11 | Sony Computer Entertainment Inc. | Methods And Apparatus For Managing Defective Processors Through Clock Programming |
| JP5267218B2 (ja) * | 2009-03-05 | 2013-08-21 | 富士通株式会社 | クロック供給方法及び情報処理装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4322580A (en) * | 1980-09-02 | 1982-03-30 | Gte Automatic Electric Labs Inc. | Clock selection circuit |
-
1982
- 1982-09-30 US US06/431,900 patent/US4490581A/en not_active Expired - Fee Related
-
1983
- 1983-08-12 IT IT22529/83A patent/IT1163894B/it active
- 1983-08-25 CA CA000435329A patent/CA1194191A/en not_active Expired
- 1983-09-28 JP JP58178336A patent/JPS59131255A/ja active Pending
- 1983-09-29 BE BE2/60217A patent/BE897856A/fr not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012146260A (ja) * | 2011-01-14 | 2012-08-02 | Nec Computertechno Ltd | クロック動的切替制御装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| IT1163894B (it) | 1987-04-08 |
| IT8322529A0 (it) | 1983-08-12 |
| BE897856A (fr) | 1984-01-16 |
| US4490581A (en) | 1984-12-25 |
| CA1194191A (en) | 1985-09-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4322580A (en) | Clock selection circuit | |
| US4254492A (en) | Redundant clock system utilizing nonsynchronous oscillators | |
| JPS59131255A (ja) | クロツク選択制御回路 | |
| JPH07509088A (ja) | フォールトトレラント・コンピュータシステム | |
| US4691126A (en) | Redundant synchronous clock system | |
| JPS61500043A (ja) | 制御チヤネルインタ−フエイス回路 | |
| JPS63296118A (ja) | 障害許容ディジタルタイミング装置および方法 | |
| US3229251A (en) | Computer error stop system | |
| JPH0734185B2 (ja) | 情報処理装置 | |
| SU1200292A1 (ru) | Резервированное вычислительное устройство | |
| JPS6135739B2 (ja) | ||
| US4327409A (en) | Control system for input/output apparatus | |
| JPH0426914Y2 (ja) | ||
| SU1418721A2 (ru) | Устройство дл сопр жени вычислительного комплекса с накопителем на магнитной ленте | |
| SU1173448A1 (ru) | Оперативное запоминающее устройство на микросхемах пам ти | |
| JPS57111759A (en) | Data transfer fault detecting system | |
| JPS6019532B2 (ja) | エラー検出制御方式 | |
| SU1629962A1 (ru) | Резервированный RS-триггер | |
| RU1830575C (ru) | Резервированное устройство | |
| JPS60113392A (ja) | 半導体メモリ装置 | |
| JPH0821012B2 (ja) | ダイレクトメモリアクセスの系切替装置 | |
| JPS5848149A (ja) | マルチプロセッシングシステムの異常検知方式 | |
| JPH0141071B2 (ja) | ||
| JPH05136711A (ja) | 切換制御回路 | |
| JPS6339254A (ja) | デイジタル交換機の障害検出装置 |