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formulée par
Société dite : GTE AUTOMATIC ELECTRIC INCORPORATED pour "Circuit de contrôle de sélection d'horloges" (Inventeurs : Ivan L. EDWARDS, Max S. MACRANDER et Ashfaq R. KAHN) comme
BREVET D'INVENTION.
Priorité de la demande de brevet déposée aux Etats-Unis d'Amérique le 30 septembre 1982 sous le n 431.900, au nom de Ivan L. EDWARDS, Max S. MACRANDER et Ashfaq R. KAHN, dont la société susdite est l'ayant droit.
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La présente invention concerne des systèmes de commutation téléphoniques et, plus particulièrement, un circuit de contrôle de sélection d'horloges destiné à être utilisé dans un système de commutation téléphonique comportant plusieurs copies de circuits d'horloge.
Les systèmes de commutation téléphoniques ont été équipés de circuits d'horloge redondants en vue d'empêcher des interruptions de service suite à une défaillance d'un circuit d'horloge. Ces systèmes téléphoniques comprennent spécifiquement une paire de circuits d'horloge disposés selon un mode"en activité/ en attente". Une telle disposition est basée sur l'hypothèse selon laquelle une seule défectuosité peut survenir à un moment donné, si bien que deux circuits d'horloge ont été jugés suffisants. Seul un circuit logique d'une capacité minimale était nécessaire pour contrôler la sélection des circuits d'horloge actif et de réserve, étant donné qu'un tel circuit devait uniquement détecter la défaillance du circuit d'horloge actif et brancher ensuite le circuit d'horloge de réserve.
Toutefois, ces systèmes sont sujets à des interruptions de service lorsqu'une défaillance survient dans le circuit d'horloge de réserve qui est mis en ligne lors de la détection d'une défaillance dans le circuit d'horloge actif.
Afin d'assurer une plus grande fiabilité, il est nécessaire de faire appel à des circuits d'horloge supplémentaires, ainsi qu'à un circuit de sélection d'horloges plus sophistiqué. Un exemple d'un système comportant un tel circuit de sélection d'horloges sophistiqué, ainsi que plusieurs circuits d'horloge associés, est décrit dans le brevet des Etats-Unis d'Amérique 4.322. 580 accordé le 30 mars 1982 aux noms de A. R. Khan et al. Ce circuit de sélection d'horloges
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garantit que seul un circuit d'horloge de réserve fonctionnant correctement est mis en ligne lors de la détection d'une défaillance dans le circuit d'horloge actif. Toutefois, un tel système est susceptible de fonctionner incorrectement en cas de défaillance d'une liaison de communication par processeur, ou d'opérations de mise sous tension/hors tension.
En conséquence, l'objet de la présente invention est de fournir un nouveau circuit de contrôle de sélection d'horloges d'une grande fiabilité.
Suivant la présente invention, on prévoit un circuit de contrôle de sélection d'horloges destiné à être utilisé dans un système de commutation téléphonique comprenant plusieurs circuits d'horloge fonctionnant chacun pour émettre un signal d'horloge, ainsi qu'une première et une deuxième unité de traitement fonctionnant chacune pour émettre un premier et un deu-
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xième signal d'invalidation respectivement.
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Le circuit de contrôle de sélection d'horloges de la présente invention comprend un premier et un deuxième groupement d'un ou de plusieurs éléments de sélection d'horloges comprenant chacun une première, une deuxième et une troisième sortie. Chacun de ces éléments de sélection d'horloges est raccordé à un circuit d'horloge associé, à la troisième sortie de tous les autres éléments de sélection d'horloges, ainsi qu'à la deuxième sortie d'un élément de sélection d'horloge associé.
Chaque élément de sélection d'horloge fonctionne pour émettre des signaux sur les première, deuxième et troisième sorties et il agit, en réponse à un signal d'horloge émis par un circuit d'horloge associé, au troisième signal de sortie de l'ensemble des autres éléments de sélection et au deuxième signal de sortie émis par l'élément de sélection d'horloge associé, pour engendrer le premier signal de sortie. Cha-
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cun des éléments de sélection d'horloges fonctionne également, en réponse au premier signal de sortie et à une période de retard, pour engendrer le deuxième signal de sortie.
Chacun des éléments de sélection d'horloges fonctionne également, en réponse à l'absence du signal d'horloge en provenance du circuit d'horloge associé, pour engendrer le troisième signal de sortie et, en réponse à l'absence du troisième signal de sortie en provenance de l'élément de sélection d'horloge associé, pour engendrer le troisième signal de sortie. Chacun des éléments de sélection d'horloges du premier groupement fonctionne également, en réponse au premier signal d'invalidation, pour simuler le troisième signal de sortie de l'élément de sélection d'horloge associé, tandis que chacun des éléments de sélection d'horloges du second groupement fonctionne également, en réponse au deuxième signal d'invalidation, pour simuler le troisième signal de sortie de l'élément de sélection d'horloge associé.
Chacun des éléments de sélection d'horloges du premier groupement fonctionne également, en réponse au deuxième signal d'invalidation, pour engendrer le troisième signal de sortie, tandis que chacun des éléments de sélection d'horloges du second groupement fonctionne également, en réponse au premier signal d'invalidation, pour engendrer le troisième signal de sortie.
L'unique dessin annexé est un schéma logique d'un circuit de contrôle de sélection d'horloges suivant la présente invention.
On se référera à présent à ce dessin qui illustre le circuit de contrôle de sélection d'horloges de la présente invention. On représente des circuits de sélection d'horloges 10,20, 30 et 40 raccordés à une première et une deuxième unité de traitement, en l'occurrence, des UNITES DE TRAITEMENT A et B. Ces
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circuitsde sélection d'horloges sont également conçus pour être raccordés au rested'unsystème de commutation téléphonique associé via un circuit porte de sortie 50.
Le circuit de sélection d'horloge 10 comprend un multivibrateur monostable 11 pouvant se redéclencher et qui est raccordé entre le circuit d'horloge A et une porte de remise à zéro 13 dont la sortie est raccordée à l'entrée de remise à zéro (R) d'une bascule 14. La porte 13 est également raccordée à la sortie de remise à zéro (QD) d'une bascule 44 via une porte OU 18, ainsi qu'à 1'UNITE DE TRAITEMENT B via une porte OU 17 et un inverseur 16. Les portes OU 17 et 18 sont toutes deux raccordées également à l'UNITE DE TRAITEMENT A, via le conducteur d'INVALIDATION B, tandis que le multivibrateur monostable 11 apte au redéclenchement est raccordé à l'UNITE DE TRAITEMENT A via le conducteur d'INVALIDATION A.
Une porte de positionnement 12 est raccordée à la première entrée de positionnement (S1) de la bas-
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cule 14, tandis que l'UNITE DE TRAITEMENT A est raccordée à la seconde entrée de positionnement (S2) de la bascule 14 via le conducteur de VALIDATION A. Les entrées de la porte de positionnement 12 sont raccordées aux sorties de remise à zéro QB, QC et QD des circuits de verrouillage 24,34 et 44 respectivement, ainsi qu'à la sortie de positionnement QD du circuit de verrouillage 44 via un circuit à retard 45. Le circuit de contrôle et de validation 10 comprend également un circuit à retard 15 raccordé entre la sortie de positionnement QA de la bascule 14 et le circuit de sélection d'horloge associé 30.
Les autres circuits de sélection d'horloges sont disposés de la même manière avec des circuits d'horloge, des multivibrateurs monostables aptes au redéclenchement, des circuits de verrouillage et des
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circuits de déclenchement associés
Les sorties de positionnement QA, QB, QC, QD de chaque circuit de verrouillage sont également raccordées à des circuits de déclenchement d'horloges 51, 52,53, 54 respectivement. Ces circuits de déclenchement d'horloges sont également raccordés à un circuit d'horloge associé (HORLOGE A, B, C, D) respectivement.
Les sorties des circuits de déclenchement d'horloges sont raccordées à une porte OU 55 qui transmet le signal de pointage à la sortie (CLK OUT) aux UNITES DE TRAITEMENT A ET B, ainsi qu'au reste du système de commutation téléphonique associé.
Le circuit de contrôle de sélection d'horloge fonctionne pour invalider le circuit d'horloge défectueux, en vérifiant et en sélectionnant les circuits d'horloge en une séquence prédéterminée. La séquence de commutation est la suivante : circuits d'horloge A- C-B-s D-i A.
Pour la mise en oeuvre de ce processus séquentiel, une entrée de porte de positionnement pour chaque circuit de verrouillage est raccordée à la sortie de positionnement du circuit de sélection d'horloge immédiatement précédent de la séquence de sélection.
Les autres entrées de la porte de positionnement sont raccordées aux sorties de remise à zéro de tous les autres circuits de sélection d'horloges. Une entrée de la porte de remise à zéro de chaque circuit de sélection d'horloge est également raccordée à la sortie de remise à zéro de la bascule associée au circuit de sélection d'horloge immédiatement précédent de la séquence de sélection. Les détails de ce système de connexion ont été décrits précédemment.
Les unités de traitement et les circuits de sélection d'horloges sont disposés en copies doubles. L'UNITE DE TRAITEMENT A, ainsi que les circuits de sélection
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d'horloges 10 et 20 forment un premier groupement ou une première copie (Copie 0), tandis que l'UNITE DE TRAITEMENT B, ainsi que les circuits de sélection d'horloges 30 et 40 forment un deuxième groupement ou une deuxième copie (Copie 1). A chaque circuit de sélection d'horloge, est associé un circuit de déclenchement d'entrée. Par exemple, le circuit de déclenchement d'entrée associé au circuit de sélection d'horloge 10 comprend des portes 16,17 et 18. Des copies 0 et 1 sont également associées aux premier et deuxième groupements de circuits de déclenchement respectivement.
Chaque unité de traitement initialise les bascules prévues dans le circuit de sélection d'horloge de sa copie associée via des signaux de validation et d'invalidation émis sur les conducteurs de validation et d'invalidation. Un système d'initialisation spécifique pourrait être conçu de telle sorte que l'UNITE DE TRAITEMENT A valide le circuit d'horloge A et invalide les HORLOGES B, C et D. A cet effet, les unités de traitement émettent des signaux logiques 0 sur le conducteur de VALIDATION A et les conducteurs d'INVALIDATION B, C et D. Ces signaux imposent alors le positionnement de la bascule 14 et la remise à zéro des bascules 24,34 et 44, permettant ainsi, au circuit d'horloge A, d'émettre des signaux d'horloge sur le conducteur de pointage à la sortie CLK OUT.
Les multivibrateurs monostables 11, 21,31 et 41 engendrent une impulsion de synchronisation de 200 nanosecondes. Toutefois, étant donné que ces multivibrateurs peuvent se redéclencher, cette impulsion de 200 nanosecondes commence chaque fois qu'une impulsion apparaît à leur entrée. Les HORLOGES A, B, C et D fonctionnent spécifiquement à une fréquence de 12 MHz qui donne lieu à une période de 80 nanosecondes. En
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conséquence, les multivibrateurs monostables émettant des impulsions de 200 nanosecondes sont normalement redéclenchés avant le dépassement du temps qu'il leur est imparti, c'est-à-dire toutes les 80 nanosecondes, si bien qu'ils engendrent normalement un signal continu d'un niveau logique 1.
En cas de défaillance d'un circuit d'horloge, les impulsions d'horloge disparaissent et le temps imparti au multivibrateur associé apte au redéclenchement est dépassé après 200 nanosecondes pour lui permettre d'engendrer un signal logique 0.
En cas de défaillance du circuit d'horloge A, le circuit de sélection d'horloge pourrait sélectionner le circuit d'horloge suivant de la séquence de sélection qui fonctionne correctement, en l'occurrence, 1'HORLOGE C.
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En supposant que l'HORLOGE C fonctionne correctement, elle amène le multivibrateur apte au redé- clenchement 31 à appliquer un signal d'un niveau logique 1 à la première entrée de la porte 33. Lorsque l'HORLOGE A tombe en dérangement, le multivibrateur monostable apte au redéclenchement 11 engendre un signal logique 0 qui est détecté sur la première entrée de la porte 13. Ce signal logique 0 est acheminé, par la porte 13, au circuit de verrouillage 14 dont il provoque la remise à zéro, appliquant ainsi un signal d'un niveau logique 1 sur la sortie de remise à zéro de ce circuit de verrouillage 14. En conséquence, un signal d'un niveau logique 1 apparaît à la troisième entrée de la porte 33 à l'intervention d'une porte OU 37.
Etant donné que la deuxième entrée de cette porte est normalement à un niveau logique 1, un signal d'un niveau logique 1 apparaît à l'entrée de remise à zéro (R) du circuit de verrouillage 34. Les entrées de la porte de positionnement 32 sont raccordées aux sorties
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de remise à zéro QA, QB et QD des bascules 14,24 et 44 respectivement. Etant donné que toutes ces sorties sont à l'état de remise à zéro, elles appliquent des signaux d'un niveau logique 1 aux entrées précitées de la porte de positionnement 32. Cette porte comporte également une connexion allant à la sortie de positionnement QA du circuit de verrouillage 14 via le circuit à retard 15. Ce circuit de verrouillage 14 comprend une première et une deuxième sorties retardées QA, QA, ainsi qu'une troisième sortie QA, respectivement.
De la même manière, les autres circuits de verrouillage comportent également une première, une deuxième et une troisième sortie.
Sitôt que la défaillance de l'HORLOGE A est détectée, la sortie de remise à zéro du circuit de verrouillage 14 passe à un signal d'un niveau logique 1 et la sortie de positionnement de ce circuit de verrouillage 14 passe à un signal d'un niveau logique 0.
Toutefois, ce signal d'un niveau logique 0 n'apparaît pas à l'entrée de la porte 32 avant que le délai du circuit à retard 15 se soit écoulé. En conséquence, des signaux d'un niveau logique 1 apparaissent aux quatre entrées de la porte 32, laquelle provoque alors le positionnement du circuit de verrouillage 34. Le délai est sélectionné de telle sorte qu'il soit suffisamment long pour que le circuit de verrouillage 34 puisse être positionné avant que ce délai soit écoulé. Au terme de cette période de retard, le circuit à retard 15 applique un signal d'un niveau logique 0 à la porte 32, laquelle fait alors apparaître un signal d'un niveau logique 1 à l'entrée S1 du circuit de verrouillage 34. Toutefois, ce signal n'a aucune influence, puisqu'aussi bien le circuit de verrouillage 34 a déjà été positionné.
Au cas où l'HORLOGE C tomberait également en dérangement, le circuit de sélection d'horloge pourrait
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valider non pas cette HORLOGE C, mais bien le circuit d'horloge suivant de la séquence de sélection qui fonctionne correctement.
Si une copie du circuit de contrôle de sélection d'horloge est mise hors tension, puis sous tension, elle peut passer à un état instable et provoquer la sélection d'un nouveau circuit d'horloge, même si une défaillance ne s'est pas manifestée dans le circuit d'horloge sélectionné précédemment. Si le nouveau circuit d'horloge n'est pas entièrement opérationnel, des signaux d'alarme peuvent être déclenchés et le service peut s'en trouver altéré. Ce problème est résolu grâce à l'utilisation des premier et deuxième conducteurs d'invalidation, en l'occurrence, les conducteurs d'INVALIDATION A et B respectivement, ainsi que des portes OU 18, 28, 37 et 47.
Si la copie 0 doit être mise hors tension, l'UNITE DE TRAITEMENT B applique un signal d'un niveau logique 1 sur le conducteur d'INVALIDATION A. Ce signal d'un niveau logique 1 apparaît alors à la première entrée des portes 37 et 47, amenant ainsi ces dernières à appliquer un signal d'un niveau logique 1 sur leurs sorties, quel que soit l'état des signaux QA et QB, ce qui a pour effet d'empêcher la détection de tout signal d'un niveau logique 0 requis pour permettre la remise à zéro d'un circuit de sélection d'horloge par les portes prévues à cet effet, ainsi que la sélection d'un nouveau circuit d'horloge.
Dès lors, lorsqu'un signal d'un niveau logique 1 apparaît sur le conducteur d'INVALIDATION A, les circuits de sélection de la copie 1 sont immunisés contre les variations survenant dans l'état des circuits de sélection d'horloges de la copie 0. De la même manière, lorsque l'UNITE DE TRAITEMENT A applique un signal d'un niveau logique 1 au conducteur d'INVALIDATION B, les circuits de sélection de la copie 0
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sont immunisés contre les variations survenant dans l'état des circuits de sélection d'horloges de la copie 1.
Un contrôle supplémentaire de l'état des circuits de sélection d'horloges est assuré par les portes OU 17, 27, 38 et 48, ainsi que les inverseurs associés 16, 26, 37 et 46 respectivement. Une unité de traitement peut invalider un circuit de sélection d'horloge choisi en simulant une défaillance d'horloge. Par exemple, l'UNITE DE TRAITEMENT B peut simuler une défaillance des HORLOGES A et B en appliquant un signal d'un niveau logique 1 sur le conducteur d'INVALIDATION A. Ce signal d'un niveau logique 1 est inversé en un signal d'un niveau logique 0 par les inverseurs 16 et 26, puis appliqué aux portes 17 et 27 respectivement. Normalement, un signal d'un niveau logique 1 n'apparaît pas sur le conducteur d'INVALIDATION B en même temps que le signal de niveau logique 1 apparaît sur le conducteur d'INVALIDATION A.
Dans ces conditions, deux signaux d'un niveau logique 0 apparaissent aux entrées des portes OU 17 et 27 et les signaux résultants d'un niveau logique 0 apparaissant aux sorties de ces portes ont pour effet de remettre à zéro les circuits de sélection d'horloges de la copie 0, simulant ainsi une défaillance des HORLOGES A et B.
On obtient des résultats semblables dans la copie 1 lors d'une simulation de défaillances des HORLOGES C et D.
Si des signaux d'un niveau logique 1 apparaissent en même temps de manière intempestive sur les conducteurs d'INVALIDATION A et B, ils s'annulent et empêchent la simulation d'une défaillance des circuits d'horloge. Dans ces conditions, les signaux d'un niveau logique 1 apparaissant sur les conducteurs d'invalidation amènent les portes OU 17,27, 38 et 48 à en-
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gendrer un signal d'un niveau logique 1, quel que soit l'état du signal apparaissant à l'entrée inversée de ces portes. En conséquence, le signal d'un niveau logique 0 requis pour simuler une défaillance d'horloge ne peut être émis si les deux signaux d'invalidation apparaissent en même temps de manière intempestive.
Dès lors, le circuit de contrôle de sélection d'horlogesde la présente invention sélectionne des circuits d'horloge en une séquence prédéterminée, il assure l'immunité contre une sélection d'horloge erronée due à des conditions de mise sous tension/hors tension et il simule des défaillances d'horloges en vue d'invalider des circuits de sélection d'horloges choisis.
L'homme de métier comprendra que de nombreuses modifications peuvent être apportées à la présente invention sans se départir de son esprit qui est limité uniquement par le cadre des revendications ci-après.