FR2680254A1 - Systeme a microcalculateur, a consommation electrique reduite. - Google Patents
Systeme a microcalculateur, a consommation electrique reduite. Download PDFInfo
- Publication number
- FR2680254A1 FR2680254A1 FR9200483A FR9200483A FR2680254A1 FR 2680254 A1 FR2680254 A1 FR 2680254A1 FR 9200483 A FR9200483 A FR 9200483A FR 9200483 A FR9200483 A FR 9200483A FR 2680254 A1 FR2680254 A1 FR 2680254A1
- Authority
- FR
- France
- Prior art keywords
- processing unit
- peripherals
- bus
- buffer circuit
- microcomputer system
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
- G06F1/3206—Monitoring of events, devices or parameters that trigger a change in power modality
- G06F1/3215—Monitoring of peripheral devices
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
- G06F1/3234—Power saving characterised by the action undertaken
- G06F1/325—Power saving in peripheral device
- G06F1/3275—Power saving in memory, e.g. RAM, cache
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microcomputers (AREA)
- Power Sources (AREA)
Abstract
Le système à microcalculateur, tel qu'un ordinateur personnel, a: une unité de traitement comportant une unité centrale de traitement (2) et un circuit tampon (4) qui est relié à l'unité centrale de traitement (2) à travers un bus interne (3); un bus externe (6) qui est connecté au circuit tampon et disposé hors de l'unité de traitement; des périphériques tels que des mémoires externes (7, 8) et une unité d'entrée/sortie (9) connectés au bus externe (6); et un bloc d'alimentation pour fournir de l'énergie aux périphériques. Les périphériques sont connectées au bloc d'alimentation par l'intermédiaire de moyens de commutation (11a, 11b). Le circuit tampon (14) comprend des moyens séparateurs (14a). L'unité de traitement comprend une mémoire interne (10) reliée au bus interne et des moyens de réduction de consommation (11) commandant les moyens de commutation (11a, 11b) et des moyens séparateurs. Ainsi la consommation est réduite.
Description
SYSTEME A MICROCALCULATEUR, A CONSOMMATION
ELECTRIQUE REDUITE
La présente invention a pour objet un système à microcalculateur et vise à fournir un tel système ayant une
consommation électrique réduite.
Sur la figure 7, qui est un synoptique d'un système à microcalculateur de type classique, la référence 1 désigne le système qui peut être un ordinateur personnel, une unité de commande ou un appareil similaire Le système 1 comprend une unité centrale de traitement 2 (désignée par la suite par l'abréviation CPU), une micro-unité de traitement 5 (ou MPU) constituée de la CPU 2 et d'un circuit tampon 4 qui lui est relié par un bus interne 3, une mémoire morte 7 et une mémoire vive 8 constituant des mémoires externes reliées par
l'intermédiaire du circuit tampon 4 et d'un bus externe 6.
Le système comprend encore des périphériques ayant une unité d'entrée/sortie de données 9 (désignée par la suite par le terme unité E/S), telle qu'un accès parallèle et un accès série, un générateur d'horloge 12 relié au MPU 5 et une horloge 13 ayant un compteur ou un organe similaire relié au
bus externe 6.
La micro-unité de traitement 5, la mémoire morte 7,
la mémoire vive 8 et l'unité E/S 9 sont par exemple cons-
titués sur une seule puce à intégration à grande échelle, respectivement Ils sont alimentés en énergie à partir d'un
bloc d'alimentation par l'intermédiaire d'une ligne d'ali-
mentation en énergie PW La CPU 2 attaque le bus externe 6 par l'intermédiaire du circuit tampon 4 de façon à lire le programme stocké en mémoire morte 7, à écrire des données et un programme d'utilisateur dans la mémoire vive 8, ou à lire
les données et le programme écrits dans la mémoire vive 8.
La CPU reçoit des données provenant de dispositifs externes
et en envoie vers ces dispositifs à travers l'unité E/S 9.
Le système à microcalculateur 1 doit lire des programmes et des données en mémoire morte 7 et en mémoire vive 8 pour exécuter les programmes à l'aide de la CPU 2 En conséquence une valeur d'adresse d'emplacement de stockage d'un programme est d'abord envoyée à la mémoire morte 7 ou vive 8 par le bus interne 3, le circuit tampon 4 et le bus externe 6 Puis la CPU 2 lit le programme ou les données stockées en mémoire morte 7 ou vive 8 par l'intermédiaire du circuit tampon 4 et du bus interne 3 Ensuite encore, la CPU effectue les traitements correspondant au programme et aux données Lorsque les données sont à transférer dans la mémoire morte 7, la mémoire vive 8 et l'unité E/S 9, elles sont réémises par l'intermédiaire du bus interne 3, du
circuit tampon 4 et du bus externe 6.
Du fait de cette constitution classique du système, le bus externe 6 (auquel la mémoire morte 7, la mémoire vive 8 et l'unité E/S 9 sont reliées) doit être accessible en permanence, ce qui exige davantage de puissance que cela ne
serait indispensable De plus, puisque les entrées et sor-
ties de données sont toujours nécessaires pour fonctionner en système, la source de puissance des périphériques (mémoires morte 7 et vive 8, unité E/S 9) ne peut être coupée ou réduite, de sorte qu'on ne peut empêcher l'énergie
consommée par le système d'augmenter.
L'invention vise notamment à fournir un système répondant mieux que ceux antérieurement connus aux exigences de la pratique, notamment en ce qu'il élimine ou atténue les problèmes ci-dessus; plus précisément, l'invention vise à fournir un système à microcalculateur à consommation
d'énergie réduite.
Pour cela, l'invention propose notamment un système à microcalculateur ayant une unité de traitement comprenant une unité centrale de traitement et un circuit tampon qui est relié à l'unité centrale de traitement à travers un bus interne, un bus externe qui est relié au circuit tampon et
qui est disposé hors de l'unité de traitement, des péri-
phériques -tels que des mémoires externes et une unité d'entrée/sortie de données connectés au bus externe, et un bloc d'alimentation destiné à alimenter les périphériques en énergie, caractérisé en ce que les périphériques sont reliés au bloc d'alimentation par l'intermédiaire de moyens commutateurs, en ce que le circuit tampon comprend des moyens séparateurs, et en ce qu'une mémoire interne reliée au bus interne et des moyens de réduction de consommation d'énergie destinés à commander les moyens commutateurs et
les moyens séparateurs sont prévus dans l'unité de trai-
tement. L'invention sera mieux comprise à la lecture de la
description qui suit d'un mode particulier de réalisation,
donné à titre d'exemple non limitatif, qui fera également apparaître d'autres caractéristiques et avantages de l'invention.
La description se réfère aux dessins qui l'accompa-
gnent, dans lesquels: la figure 1 est un synoptique montrant un mode de réalisation d'un système à microcalculateur selon l'invention; la figure 2 est un schéma détaillé d'un circuit tampon, de moyens de réduction de consommation et de moyens commutateurs utilisables dans le mode de réalisation de la figure 1; la figure 3 est un diagramme d'automate montrant les transitions dans le mode de réalisation de la figure 1; la figure 4 est un diagramme montrant la répartition dans le temps des signaux d'entrée/sortie des moyens de réduction de consommation du mode de réalisation de la figure 1;
la figure 5 est un logigramme montrant un fonc-
tionnement possible du mode de réalisation de la figure 1; la figure 6 est un schéma partiel montrant un autre mode de réalisation; la figure 7, déjà mentionnée, est un synoptique
montrant un exemple de système classique à microcalculateur.
Sur les figures 1 à 6, les composants qui corres-
pondent à ceux déjà montrés en figure 7 seront désignés par le même numéro de référence et ne seront pas décrits de nouveau. Le système à microcalculateur 20 de la figure 1, tel qu'un ordinateur personnel, comprend une micro-unité de traitement 15 et des périphériques telles que des mémoires externes morte 7 et vive 8 et une unité E/S 9 reliée à la
micro-unité de traitement 15 par un bus externe 6.
La micro-unité de traitement 15 comprend une CPU 2, une mémoire vive 10 en tant que mémoire interne, des moyens de réduction de consommation 11 et un circuit tampon 14, reliés à la CPU par un bus interne 3, constituant une puce de circuit à intégration à grande échelle La micro- unité de traitement 15 est reliée à un bus externe 6, placé hors de
la puce de circuit intégré, par le circuit tampon 14.
Les périphériques (mémoire morte 7 et vive 8 externes, unité E/S 9) sont alimentées sous une puissance prédéterminée par la ligne d'alimentation PW d'un bloc d'alimentation, par l'intermédiaire de moyens commutateurs lia et llb Les moyens de réduction de consommation 11 émettent des signaux de commande vers des moyens séparateurs 14 a constituant le tampon 14 de facon à commander les connexions/déconnexions de la micro-unité de traitement 15 et du bus externe, et émettent des signaux de commande vers les moyens commutateurs lla et 11 b pour commander la commutation de l'alimentation vers les périphériques Les moyens de réduction de consommation 11, lorsqu'ils sont tels que montrés en figure 2, comprennent une bascule FF en tant que registre interne Le circuit tampon 14 comprend plusieurs tampons 3 F à trois états en tant que moyens séparateurs 14 a Les moyens commutateurs lla comprennent un transistor de commutation TQ 1 tandis que les moyens commutateurs llb comprennent des transistors de commutation
TQ 2 et TQ 3.
Chaque porte de commande des moyens séparateurs 14 a, c'est-à-dire chacun des tampons à trois états 3 F du circuit tampon 14, est reliée à la sortie complémentée Q de la bascule FF Sur la figure 2, les données passent du bus interne 3 au bus externe 6 La sortie Q des moyens de réduction de consommation 11, c'est-à-dire de la bascule FF, est reliée en parallèle à la base des transistors TQ 1 et TQ 2 en tant que signal de diminution de puissance et est également reliée à la base du transistor TQ 3 par un inverseur lic en logique négative Les collecteurs des transistors TQ 1 et TQ 2 sont alimentés sous 5 V et le collecteur du transistor TQ 3 est alimenté sous 3 V. L'émetteur du transistor TQ 1 est relié en parallèle à l'entrée de puissance de la mémoire vive externe 7 et les émetteurs des transistors TQ 2 et TQ 3 sont reliés en parallèle aux entrées de puissance de la mémoire externe 8 et de
l'unité E/S 9.
Les entrées D et C de la bascule FF reçoivent le signal de données et le signal WE (validation d'écriture) actif à l'état bas provenant de la CPU 2 par le bus interne
3, avec la chronologie montrée en figure 4.
Le fonctionnement sera maintenant expliqué en
faisant référence aux figures 3, 4 et 5.
La figure 3 est un diagramme d'automate montrant les transitions entre états Initialement, lorsque la puissance est appliquée à un état d'arrêt A du système, un mode normal B (état activé du système à microcalculateur 1) s'établit et le traitement s'effectue de façon normale Comme le montre la figure 4, la sortie Q de la bascule FF est à l'état haut H et la sortie complémentée Q est à l'état bas L Donc, chaque porte de commande des tampons à trois états 3 F est chargée à l'état bas L et le bus interne 3 est relié au bus externe 6 En même temps, la sortie Q constituant un signal
à l'état haut H rend conducteurs les transistors de commu-
tation TQ 1 et TQ 2 et bloque TQ 3 En conséquence, les mémoires externes morte 7 et vive 8 et l'unité E/S 9 reçoivent la puissance haute 5 V du bloc d'alimentation Dans cet état, la CPU 2 transfère un programme à exécuteruniquement dans le microprocesseur de traitement 15, de la mémoire externe
morte 7 ou vive 8 à la mémoire vive interne 10 par l'inter-
médiaire du bus externe 6, du circuit tampon 14 et du bus interne 3, et le mémorise (état Si sur la figure 5). A l'étape 52, une fois que la CPU 2 a confirmé la fin du transfert du programme, la CPU 2 arrive à la période TC montrée en figure 4 et fournit un signal de données au niveau L et un signal de validation d'écriture WE au niveau haut H après un niveau bas L Donc la sortie Q de la bascule FF passe au niveau bas L et la sortie Q passe au niveau haut H En conséquence, chaque porte de commande des registres à trois états 3 F est chargée au niveau haut H (état de haute impédance) et le circuit tampon 14 est coupé En même temps, le niveau bas L à la sortie Q est appliqué aux transistors TQ 1 et TQ 2 en tant que signal de réduction de puissance et ces transistors sont bloqués En même temps, le transistor TQ 3 est rendu conducteur par le signal H arrivant par l'inverseur lic En conséquence, les mémoires externes morte 7 et vive 8 et l'unité E/S 9 sont séparées de la source 5 V. La source basse 3 V est appliquée à la mémoire vive 8 et à l'unité E/S 9 à travers le transistor TQ 3 Le bus externe 6 est de son côté séparé du microprocesseur de traitement 15 par la coupure du circuit tampon 14 A ce moment, 3 V représente une puissance basse, mais telle qu'il n'y ait pas effa-cement des données dans la mémoire vive 8 et dans l'unité E/S 9 L'état du système est alors l'état d'économie d'énergie C. A l'étape 53, dans le microprocesseur de traitement 15, la CPU 2 lit un programme en mémoire vive interne 10 et l'exécute A ce moment là, il n'est pas nécessaire d'accéder
au bus externe 6 qui a une consommation d'énergie élevée.
Puisque la puissance des périphériques est réduite à une valeur faible, la consommation est diminuée et on évite
d'accroître la consommation du système dans son ensemble.
Au cours de l'étape 53, le programme à exécuter se termine et, lorsqu'une autre instruction exclusive est à exécuter ou qu'il est nécessaire d'accéder au bus externe 6, la CPU 2 fait passer le signal de données à H et le signal WE à H, après L, à l'étape 54 de façon que la sortie Qde la bascule FF passe au niveau L tandis que la sortie Q passe à H Le circuit tampon 14 est alors relié au bus externe 6, les transistors TQ 1 et TQ 2 deviennent conducteurs et le niveau 5 V est appliqué aux périphériques L'état normal est donc rétabli En d'autres termes, l'état passe du mode d'économie d'énergie C au mode normal B. Lorsque l'alimentation est coupée au cours de l'état "mode d'économie d'énergie C", l'état revient à l'état d'arrêt A Lorsque l'alimentation est rétablie, le système commence à fonctionner à partir de l'état normal B. Dans le mode de réalisation qui vient d'être décrit, une mémoire vive 10 est utilisée en tant que mémoire interne Mais il n'est pas nécessaire qu'il s'agisse d'une mémoire vive Si par exemple le programme et les données à exécuter en mode d'économie d'énergie C sont toujours les mêmes, on peut utiliser, en tant que mémoire interne, une mémoire morte dans laquelle on a préalablement stocké les programmes et les données, au lieu d'une mémoire interne
vive 10.
La structure du bus externe 6 n'a pas été expliquée en détail dans le mode de réalisation qui vient d'être décrit Ce bus externe peut être tiré par une résistance R ou par d'autres moyens vers le niveau haut, comme le montre
la figure 6 Dans ce cas, on utilise par exemple un transis-
tor TQ que l'on peut bloquer La puissance provenant de la ligne d'alimentation PW connectée à la résistance R est réduite. De plus, les moyens de réduction de consommation 11 peuvent être constitués par un circuit de verrouillage (réseau de bascules) en tant que résistance interne dans le microprocesseur de traitement 15 Les moyens séparateurs du circuit tampon 14 peuvent être constitués par des tampons
bidirectionnels à trois états.
Le système à microcalculateur qui a été décrit ci-dessus peut fonctionner avec le processeur seul actif, en séparant le circuit tampon du bus externe à l'aide des moyens de commutation une fois que le programme ou les données ont été transférés à partir de la mémoire externe et stockés dans la mémoire interne prévue dans l'unité de traitement En déconnectant le circuit tampon du bus externe, il n'y a plus à accéder au bus externe de sorte que la consommation peut être réduite De plus, lorsque le bus externe est déconnecté, la consommation de puissance d'entrée des périphériques peut être réduite à l'aide des moyens de réduction de la consommation, de sorte qu'on peut empêcher 1 'accroissement de la consommation du système dans
son ensemble.
Claims (6)
1 Système à microcalculateur, ayant une unité de traitement comportant une unité centrale de traitement ( 2) et un circuit tampon ( 4) qui est relié à l'unité centrale de traitement ( 2) à travers un bus interne ( 3), un bus externe ( 6) qui est connecté au circuit tampon et disposé hors de l'unité de traitement, des périphériques, tels que des mémoires externes ( 7,8) et une unité d'entrée/sortie ( 9), connectés au bus externe ( 6) et un bloc d'alimentation pour alimenter les périphériques, caractérisé en ce que les périphériques sont reliés au bloc d'alimentation par l'intermédiaire de moyens de commutation (lla, llb), en ce que le circuit tampon ( 14) comprend des moyens séparateurs ( 14 a), et en ce que l'unité de traitement comprend également une mémoire interne ( 10)
reliée au bus interne et des moyens de réduction de consom-
mation ( 11) commandant les moyens de commutation (lla,llb)
et Des moyens séparateurs.
2 Système à microcalculateur selon la reven-
dication 1, caractérisé en ce que les moyens de réduction de consommation ( 11) commandent les moyens de commutation (lla,llb) et les moyens séparateurs ( 14 a), une fois qu'un programme à exécuter par l'unité de traitement a été transféré des mémoires externes ( 7,8) à la mémoire interne ( 10), afin que le bloc d'alimentation alimente les périphériques sous une puissance faible et que l'unité de
traitement soit séparée du bus externe ( 6).
3 Système à microcalculateur selon la reven-
dication 2, caractérisé en ce que les moyens de réduction de consommation commandent les moyens de commutation (lla,llb) et les moyens séparateurs une fois que le programme à exécuter par l'unité de traitement transféré à la mémoire interne est terminé, pour que le bloc d'alimentation fournisse une puissance élevée aux périphériques et pour que
l'unité de traitement soit reliée au bus externe ( 6).
4 Système à microcalculateur suivant la reven-
dication 1, 2 ou 3, caractérisé en ce que la mémoire interne est une
mémoire vive.
Système à microcalculateur suivant l'une
quelconque des revendications 1 à 4,
caractérisé en ce que les moyens séparateurs sont
constitués par des tampons à trois états.
6 Système à microcalculateur selon l'une quelconque
des revendications 1 à 5,
caractérisé en ce que les moyens de réduction de
consommation comprennent une bascule (FF).
7 Système à microcalculateur selon l'une quelconque
des revendications précédentes,
caractérisé en ce que les moyens de commutation sont
constitués par des transistors (TQ 1, TQ 2, TQ 3).
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3018424A JPH04236682A (ja) | 1991-01-18 | 1991-01-18 | マイクロコンピュータシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| FR2680254A1 true FR2680254A1 (fr) | 1993-02-12 |
| FR2680254B1 FR2680254B1 (fr) | 1995-03-24 |
Family
ID=11971273
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR9200483A Granted FR2680254A1 (fr) | 1991-01-18 | 1992-01-17 | Systeme a microcalculateur, a consommation electrique reduite. |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5659763A (fr) |
| JP (1) | JPH04236682A (fr) |
| DE (1) | DE4201133C2 (fr) |
| FR (1) | FR2680254A1 (fr) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06180668A (ja) * | 1992-12-11 | 1994-06-28 | Toshiba Corp | コンピュータシステム |
| US5798885A (en) * | 1994-06-06 | 1998-08-25 | Fujitsu Limited | Head positioning control for disk apparatus using peak detection, polarity detection and sector mark detection |
| GB2294339A (en) * | 1994-09-09 | 1996-04-24 | Motorola Inc | Power-saving in an expanded mode microcontroller |
| DE29519865U1 (de) * | 1995-12-14 | 1997-01-23 | Siemens AG, 80333 München | Datenverarbeitungsanlage mit Vorrichtung zur Steuerung der Zugriffsberechtigung, welche den Komponenten der Datenverarbeitungsanlage direkt zugeordnet sind |
| US6018804A (en) * | 1996-03-25 | 2000-01-25 | Thomson Consumer Electronics, Inc. | Data bus isolator |
| DE19617172C2 (de) * | 1996-04-29 | 1999-06-24 | Siemens Ag | Integrierte Schaltungsanordnung zur Reduzierung der Stromaufnahme |
| JPH10274950A (ja) * | 1997-03-31 | 1998-10-13 | Sony Corp | 電子機器 |
| JPH11212895A (ja) * | 1998-01-30 | 1999-08-06 | Nec Corp | 消費電流制御方法及び装置 |
| KR100281529B1 (ko) | 1998-04-11 | 2001-02-15 | 윤종용 | 유니버설 시리얼 버스 디바이스를 구비한 디스플레이 장치의 전원 공급 제어 회로 |
| JP2000020187A (ja) * | 1998-07-07 | 2000-01-21 | Fujitsu Ltd | 情報処理装置及び電力制御方法並びに記録媒体 |
| US6708279B1 (en) * | 1998-10-27 | 2004-03-16 | Canon Kabushiki Kaisha | Temperature sensor calibration during powersave mode by executing a control program in a control unit and lowering clock frequency after other devices are powered off |
| US6662301B1 (en) * | 1999-08-27 | 2003-12-09 | Canon Kabushiki Kaisha | Computer peripheral device, its control method, image pickup device, storage medium, computer system, and computer |
| DE10051530A1 (de) * | 2000-10-17 | 2002-04-25 | Thomson Brandt Gmbh | Schaltungsanordnung mit einem Festplattenlaufwerk |
| JP4298610B2 (ja) | 2004-08-31 | 2009-07-22 | キヤノン株式会社 | データ記憶装置 |
| JP2007058593A (ja) * | 2005-08-24 | 2007-03-08 | Sharp Corp | 情報処理装置 |
| CN100419637C (zh) * | 2005-11-25 | 2008-09-17 | 鸿富锦精密工业（深圳）有限公司 | 电脑周边设备供电装置的驱动电路 |
| KR101441684B1 (ko) * | 2007-10-11 | 2014-09-17 | 엘지전자 주식회사 | 동영상 플레이 모드를 구비한 컴퓨터 및 이의 동영상플레이시 시스템의 모드 설정방법 |
| US20090240863A1 (en) * | 2007-10-23 | 2009-09-24 | Psion Teklogix Inc. | Distributed power regulation |
| US8339626B2 (en) * | 2009-09-08 | 2012-12-25 | Samsung Electronics Co., Ltd. | Image forming apparatus and controlling method thereof |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0166272A2 (fr) * | 1984-06-05 | 1986-01-02 | Nec Corporation | Accès de bus pour processeur |
| DE4037578A1 (de) * | 1990-02-06 | 1991-08-08 | Mitsubishi Electric Corp | Microcomputer-system |
Family Cites Families (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3535560A (en) * | 1967-06-09 | 1970-10-20 | Nasa | Data processor having multiple sections activated at different times by selective power coupling to the sections |
| IT1047329B (it) * | 1975-09-30 | 1980-09-10 | C Olivetto E C S P A Ing | Dispositivo di teleaccensione e di inizzializzazione di un terminale |
| DE2825770A1 (de) * | 1978-06-13 | 1980-01-03 | Licentia Gmbh | Schaltungsanordnung zur verminderung der verlustleistung |
| US4259594A (en) * | 1979-09-17 | 1981-03-31 | Gte Laboratories Incorporated | Electrical power supply apparatus |
| JPS5775335A (en) * | 1980-10-27 | 1982-05-11 | Hitachi Ltd | Data processor |
| JPS57130286A (en) * | 1981-02-06 | 1982-08-12 | Fujitsu Ltd | Static semiconductor memory |
| JPS5822430A (ja) * | 1981-07-31 | 1983-02-09 | Tamura Electric Works Ltd | 電子機器 |
| DE3138972A1 (de) * | 1981-09-30 | 1983-04-14 | Siemens AG, 1000 Berlin und 8000 München | Onchip mikroprozessorchachespeichersystem und verfahren zu seinem betrieb |
| JPS58127262A (ja) * | 1982-01-25 | 1983-07-29 | Toshiba Corp | マイクロコンピユ−タ |
| US4545030A (en) * | 1982-09-28 | 1985-10-01 | The John Hopkins University | Synchronous clock stopper for microprocessor |
| JPS59200327A (ja) * | 1983-04-26 | 1984-11-13 | Nec Corp | 周辺装置の制御方式 |
| US4747041A (en) * | 1983-06-27 | 1988-05-24 | Unisys Corporation | Automatic power control system which automatically activates and deactivates power to selected peripheral devices based upon system requirement |
| US4780843A (en) * | 1983-11-07 | 1988-10-25 | Motorola, Inc. | Wait mode power reduction system and method for data processor |
| US4794525A (en) * | 1984-06-07 | 1988-12-27 | Motorola, Inc. | External interface control circuitry for microcomputer systems |
| US4768145A (en) * | 1984-11-28 | 1988-08-30 | Hewlett-Packard Company | Bus system |
| JPS61156338A (ja) * | 1984-12-27 | 1986-07-16 | Toshiba Corp | マルチプロセツサシステム |
| JPS63236113A (ja) * | 1987-03-25 | 1988-10-03 | Toshiba Corp | バツテリ駆動携帯用機器 |
| JPS648418A (en) * | 1987-06-30 | 1989-01-12 | Mitsubishi Electric Corp | Production of one-chip microcomputer |
| US5280589A (en) * | 1987-07-30 | 1994-01-18 | Kabushiki Kaisha Toshiba | Memory access control system for use with a relatively small size data processing system |
| US4872110A (en) * | 1987-09-03 | 1989-10-03 | Bull Hn Information Systems Inc. | Storage of input/output command timeout and acknowledge responses |
| JPH0650457B2 (ja) * | 1987-10-14 | 1994-06-29 | シャープ株式会社 | コンピュータシステムのデバイス電源制御装置 |
| US5025387A (en) * | 1988-09-06 | 1991-06-18 | Motorola, Inc. | Power saving arrangement for a clocked digital circuit |
| JPH02226352A (ja) * | 1989-02-28 | 1990-09-07 | Nec Corp | システムｌｓｉ |
| US5167024A (en) * | 1989-09-08 | 1992-11-24 | Apple Computer, Inc. | Power management for a laptop computer with slow and sleep modes |
| US5218704A (en) * | 1989-10-30 | 1993-06-08 | Texas Instruments | Real-time power conservation for portable computers |
| US5237692A (en) * | 1990-11-09 | 1993-08-17 | Ast Research Inc. | Internal interrupt controller for a peripheral controller |
-
1991
- 1991-01-18 JP JP3018424A patent/JPH04236682A/ja active Pending
-
1992
- 1992-01-17 DE DE4201133A patent/DE4201133C2/de not_active Expired - Fee Related
- 1992-01-17 FR FR9200483A patent/FR2680254A1/fr active Granted
-
1996
- 1996-11-18 US US08/751,275 patent/US5659763A/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0166272A2 (fr) * | 1984-06-05 | 1986-01-02 | Nec Corporation | Accès de bus pour processeur |
| DE4037578A1 (de) * | 1990-02-06 | 1991-08-08 | Mitsubishi Electric Corp | Microcomputer-system |
Non-Patent Citations (1)
| Title |
|---|
| "Method to provide Low Power Standby Mode for Online Devices", IBM TECHNICAL DISCLOSURE BULLETIN, vol. 29, no. 11, April 1987 (1987-04-01), NEW YORK, US, pages 4763 * |
Also Published As
| Publication number | Publication date |
|---|---|
| US5659763A (en) | 1997-08-19 |
| DE4201133A1 (de) | 1992-07-30 |
| DE4201133C2 (de) | 1996-06-27 |
| JPH04236682A (ja) | 1992-08-25 |
| FR2680254B1 (fr) | 1995-03-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| FR2680254A1 (fr) | Systeme a microcalculateur, a consommation electrique reduite. | |
| EP0076196B1 (fr) | Système d'arbitrage des demandes d'accès de plusieurs processeurs à des ressources communes, par l'intermédiaire d'un bus commun | |
| FR2616025A1 (fr) | Methode et systeme de controle de flux de paquets | |
| FR2652173A1 (fr) | Dispositif modulateur/demodulateur a configurations variables pour ordinateur ou analogue. | |
| FR2477809A1 (fr) | Systeme de transmission rapide de messages entre calculateurs | |
| FR2528195A1 (fr) | Systeme de communication entre ordinateurs | |
| BE1000154A6 (fr) | Unite d'extension de bus a grande vitesse. | |
| CA2250999A1 (fr) | Dispositif d'echange entre unites de traitement d'informations a processeurs interconnectes par un bus commun | |
| FR2683342A1 (fr) | Circuit d'interface pour carte a circuit integre. | |
| FR2549621A1 (fr) | Systeme multiprocesseur pour communication des processeurs entre eux | |
| EP0107998B1 (fr) | Autocommutateur électronique temporel numérique MIC à architecture décentralisée | |
| CN110297785A (zh) | 一种基于fpga的金融数据流控装置和流控方法 | |
| US6928027B2 (en) | Virtual dual-port synchronous RAM architecture | |
| EP0908828B1 (fr) | Procédé et système contrôle d'accès partagés à une mémoire vive | |
| EP0186533B1 (fr) | Elément de mémoire dynamique et son utilisation dans une bascule maître-esclave et dans des circuits séquentiels programmables | |
| EP0589743B1 (fr) | Dispositif modulaire permettant le couplage et le multiplexage de bus de différents types | |
| US6715091B1 (en) | System for rearranging plurality of memory storage elements in a computer process to different configuration upon entry into a low power mode of operation | |
| FR2726383A1 (fr) | Systeme de traitement d'informations comportant au moins deux processeurs | |
| EP3765959B1 (fr) | Gestion des donnees de configuration pour un serveur multimodule | |
| EP0908829B1 (fr) | Procédé et système perfectionnés de contrôle d'accès partagés à une mémoire vive | |
| JPH11331302A (ja) | 広帯域ネットワ―クに接続された宅内装置 | |
| FR3117226A1 (fr) | Procédé de gestion du fonctionnement d’un système sur puce, par exemple un microcontrôleur, et système sur puce correspondant | |
| CN212727072U (zh) | 一种pcdn节点能力系统 | |
| FR2530843A1 (fr) | Dispositif d'interface pour poste telematique | |
| FR2636448A1 (fr) | Dispositif d'acquisition de donnees pour processeur |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| ST | Notification of lapse |
Effective date: 20081029 |