JPH07509088A - フォールトトレラント・コンピュータシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 フォールトトレラント・コンピュータシステム皮術分厨 本発明は、フォールトトレラント（故障許容）コンピュータシステムに関する。

１１挟新 システムの信頼性への従来のアプローチは、設計手法の改善、厳しい品質制御、 及び外部環境からの影響（例えば、硬化、放射線の遮蔽）からシステム構成要素 を防護するための様々な手法を介して故障の発生を防止することを試みている。

フォールトトレランス法は、システムの故障が発生すると仮定し、かつかかる故 障の存在下で動作し続けるシステムの設計を試みる。別言すれば、フォールトト レラント・システムは、システムの故障を生じることなくその内部構造又は外部 環境の好ましくない変化を許容するように設計される。この目的を達成するため に、フォールトトレラント・システムには、様々な案が使用されている。一旦故 障が検出されると、構造上及び情報の冗長度を様々に組み合わせることによって 、これを（例えば、システムエレメントのレプリカ作成を介して）マスクし、又 はこれを（例えば、動的システム再構成又は他の何らかの回復処理によって）修 正することを可能にする。このようなフォールトトレランス技術に従来の故障防 止技術を結合させることによって、システム全体の信頼性をより大幅に向上させ ることが実現可能である。

魚肌Ω皿示 本発明によれば、ハードウェアの故障の影響を減少させたフォールトトレラント ・コンピュータアーキテクチャが提供される。このアーキテクチャは、従来のコ ンピュータサブシステムを相互接続するための複数のインタフェーススロットを 有する主データバスを使用する。このようなサブシステムには、磁気ディスクサ ブシステム及びシリアル通信サブシステムを含むことができる。サブシステムの 数及び種類は相当に変化させることができるが、本発明を構成する発明要素を包 含する中央プロセッササブシステムは常に含まれる。

前記中央プロセッササブシステムは、並行に概ね同期化して動作する複数の中央 処理モジュールを使用する。前記中央処理モジュールの中の１個がマスク中央処 理モジュールとして動作し、主データバスからデータを読み出しかつデータを書 き込むことができる唯一のモジュールとなる。前記マスク中央処理モジュールは 、前記中央処理モジュールの中から最初に任意に選択される。

各中央処理モジュールは、ハードウェアの故障を示す不一致があるかどうかを決 定するために、該モジュールが前記主データバス上のデータを各モジュール内の 副バス上のデータと比較し得るようにする手段を備える。このような不一致が検 出された場合には、各モジュールは、特定のモジュールが故障のソースである確 率を反映する状態出力を発生する。

前記主データバスとは別個の同期バスによって前記中央処理モジュールが相互接 続され、かつ各モジュールから他の全中央処理モジュールに前記状態出力が送ら れる。

より詳細に言えば、各中央処理モジュールは、第１のバスインタフェースを介し て主データバスに接続された共用データバスからなる。読出し書込み用メモリ、 非同期レシーバ／トランスミッタ回路、タイマ回路、複数の制御・状態レジスタ 、並びに欠陥のあるコンピュータサブシステム又は存在しないコンピュータサブ システムがある主データバスインタフェーススロットに対応してデータを記憶す ることを目的とする専用読出し書込み用メモリを含む多数のハードウェア要素が 前記共用データバスに接続されている。

各モジュールは更に、前記主データバスのデータを前記共用データバスのデータ と比較してそれに応じた状態出方を発生することを目的とする、前記第１バスイ ンタフエースの部分であるコンパレータ回路からなる。また、パリティ検査回路 が前記第１バスインタフエースの一部分をなし、前記主データバスのデータ線を 監視して、前記コンパレータ回路への入力として使用されるパリティ出方を発生 する。

専用データバスが第２のバスインタフェースを介して前記共用データバスに接続 されている。また、前記専用データバスは、読出し書込み用メモリ、読出し専用 メモリ及び「ダーティ」メモリを含む複数のハードウェア要素に接続されている 。前記「ダーティ」メモリの目的は、情報が書込まれている読出し書込み用メモ リ内の記憶場所に対応してデータを記憶することにある。後述するように、これ によっである中央処理モジュールから別の中央処理モジュールへのデータの複製 が容易になる。

また、前記専用データバスに接続されかつ各中央処理モジュールの動作を制御す る中央処理装置（ＣＰＵ）があり、他の中央処理モジュールの中央処理装置と概 ね同期して動作する。

最後に、各中央処理モジュールは、前記第１及び第２バスインタフエースに接続 されかつこれらを制御する制御論理回路を備える。前記制御論理回路は、その入 力として各中央処理モジュールの前記コンパレータ回路によって生成された前記 状態出方を受け取る。前記回路は、これらの制御信号及び以下に詳細に説明する 他の制御信号を用いて、前記中央処理装置に故障が発生しているかどうかを示す 制御論理信号を生成する。

故障が検出された場合には、各モジュールは、故障の位置を識別し、故障中のモ ジュール又はサブシステムを使用不能状態にし、かつ前記故障が検出されたとき に実行されていた命令に復帰させるルーチンを実行する。

本発明は、その第１の側面によれば、主データバスと、関連する読出し書き込み 用メモリをそれぞれ有する複数のプロセッサ手段とからなり、前記各プロセッサ 手段が、ローカルデータバスと、前記ローカルデータバスを前記主データバスに 相互接続するデータ転送インタフェースとを有し、前記データ転送インタフェー スが、前記主データバスに存在するデータ及び／又はアドレスを、前記各ローカ ルデータバスに存在するデータ及び／又はアドレスと比較するように構成され、 かつ更に比較した前記データ及び／又はアドレスに何らかの不整合が検出される と、前記全プロセッサ手段に割込み信号を印加するように構成されたコンパレー タ手段からなることを特徴とするフォールトトレラント・コンピュータシステム を提供する。

本発明の第２の側面によれば、関連するメモリを有する処理手段と、前記処理手 段に少な（とも１つのデータ処理ハードウェア手段を相互接続するためのデータ バスとからなり、前記データバスが、前記データ処理ハードウェア手段から前記 処理手段にデータ転送応答信号を搬送するための線を有し、前記処理手段が、（ ａ）データ転送応答信号の受信時、又は（ｂ）所定の時間間隔内にデータ転送応 答信号を受信しない場合、又は（ｃ）前記関連するメモリが前記データ転送の試 みに関係する前記ハードウェア手段に関して所定の表示を含む場合に、データ転 送の試みを終了させるように構成されたコンピュータシステムが提供される。こ のシステムでは、前記所定の時間間隔を成る決められた時間の間隔とし、又は２ つの所定の事象の間隔（時間的に変化することがある）とすることができる。

本発明の第３の側面によれば、関連するメモリを有するプロセッサ手段と、前記 プロセッサ手段と前記メモリとの間で動作するアドレス変換手段と、前記アドレ ス変換手段によって供給される変換されたアドレスに基づいて主メモリに書込み アクセスを記録する書込み記録用メモリとからなるコンピュータシステムが提供 される。

本発明の第４の側面によれば、関連するデータメモリをそれぞれ有する複数のプ ロセッサ手段からなるコンピュータシステムであって、第１のプロセッサ手段の 前記データメモリの内容を第２のプロセッサ手段の前記データメモリに複製する ように構成され、前記第２のプロセッサ手段が、複写処理が行われている際にそ のデー次メモリにあらゆる書込みアクセスを記録する書込み記録用メモリを有し 、更に、それについて前記書込み記録用メモリが書込みアクセスを記録した前記 データメモリのアドレスからデータを複写するように構成されているコンピュー タシステムが提供される。

本発明の第５の側面によれば、関連するメモリをそれぞれ有する複数のプロセッ サ手段からなり、前記各プロセッサ手段がそのメモリ内に、そのハードウェアの 複数のクロック駆動型要素の内容又は状態を記録した後に、前記処理手段を同時 にトリガしてリセット状態にするように構成され、前記各プロセッサ手段が、リ セット時にそのメモリから前記要素の状態又は内容を復元するように構成された コンピュータシステムが提供される。

本発明の第６の側面によれば、それぞれクロック信号を必要とする複数のサブシ ステムと、クロック信号供給源と、前記クロック信号供給源をある前記サブシス テム１２に又は前記各サブシステムにそれぞれ接続する単一のクロック信号線又 は複数のクロック信号線と、ある１つのすブシステムを前記サブシステムに又は 他の前記各サブシステムにそれぞれ接続する単一の制御線又は複数の制御線とか らなり、前記サブシステム又は他の前記各サブシステムが、電源を投入（パワー ア・ノブ）されると、その制御線に信号を印加することによって、そのクロック 信号線に前記ある１つのサブシステムによってクロック信号が印加されるよう（ こした電子システムが提供される。

本発明の第７の側面によれば、共通のデータバスに相互接続された複数のプロセ ッサ手段と、前記複数のプロセッサ手段を相互接続する２本の論理線とからなり 、いずれか１つの前記プロセッサ手段がマスクプロセッサとして動作することが でき、その場合に他のいずれの前記プロセッサ手段もマスクとして動作しないよ うに前記論理線に論理信号を印加するように構成されたコンピュータシステムが 提供される。

本発明の第８の側面によれば、共通のデータバスに相互接続された複数のプロセ ッサ手段と、前記複数のプロセッサ手段を相互接続する少なくとも１本の線とか らなり、いずれか１つの前記プロセッサ手段が、マスクプロセッサとして動作す ることができ、その場合に他の前記プロセッサ手段をパワーダウンさせる信号を 前記線に印加し得るように構成されたコンピュータシステムが提供される。

本発明の第９の側面によれば、共通のデータバスに相互接続された複数のプロセ ッサ手段からなるコンピュータシステムであって、いずれか１つの前記プロセッ サ手段がマスクプロセッサとして動作することができ、その場合に前記プロセッ サ手段又は他の前記各ブーセ・ノサ手段がチェッカとして動作するように構成さ れ、更に前記全ブロモ・ノサ手段に影響を与えるエラー状態の場合には、前記各 ブロモ・ノサ手段が、それが故障を有する確率を決定するべく自己評価を実行し 、かつその確率によって時間遅れを計算し、その時間遅れの終了時に該ブロモ・ ソサ手段がマスタの役割を引き受けようとするように構成されたコンピュータシ ステムが提供される。

本発明の第１０の側面によれば、少なくとも１個の取外し可能なモジュールを備 え、前記モジュールが、電気又は電子回路と、該回路のための電源制御装置と、 前記モジュールが組付けられた時にその電源線と適合するコネクタとからなり、 更に前記モジュールを所定位置にロックしかつ前記電源制御装置を使用可能にす る状態に操作可能な機械式ロック手段を備える電気装置又は電子装置が提供され る。

Ｋ国ｑ皿車μ輩刊 以下に、本発明について添付図面を参照しつつその単なる例示として実施例を用 いて詳細に説明する。

第１図は、本発明によるコンピュータシステムを部分的に示すブロック図である 。

第２図は、第１図の一部分を構成する中央プロセッサモジュールを示すより詳細 なブロック図である。

第３図は、第２図のプロセッサモジュールの一部分を構成するバスインタフェー スの動作を示すより詳細なブロック図である。

第４図は、第３図に示すバスインタフェースの動作を示す状態遷移図である。

第５図は、前記バスインタフェースの異なる動作モードを示す第３図と同様の図 である。

第６図は、第３図及び第５図のバスインタフェースの動作の「スレーブ」モード を示すブロック図である。

第７図は、第２図の前記中央プロセッサモジュールの一部分を形成するタイムア ウト回路及び専用（特定目的）メモリを示すブロック図であ第８図は、第２図の 中央プロセッサモジュールのクロ・ンク発イ言回路を示すブロック図である。

第９図は、前記中央プロセッサモジュールのクロ・ツク発（Ｋ回路を相互接続す る同期バスに使用されるプリント回路のレイアウトを示す図である。

第１０図は、第２図の中央ブロモ・ノサモジュールの一部分を形成するエラー検 出回路を示すブロック図である。

第１１図は、第２図の中央ブロモ・ソサモジュールの一部分を形成するマスク・ アービトレイション（ａｒｂｉｔｒａｔｉｏｎ）回路を示すブロック図である。

第１２図は、第２図の中央プロセッサモジュールに具現化されｔこ電力分配回路 を示すブロック図である。

第１３図は、第２図の中央ブロモ・ソサモジュールの物理的構成、及び特に２個 のインクロックスイッチを示す斜視図である。

第１４図は、第１３図に示すインクロツクスイ・ソチの一方に関連する機構を示 す縦断面図である。

第１５図は、第２図の中央プロセッサモジュールの一部分を形成する別の専用（ 特定目的）メモリを示すプロ・ツク図である。

第１６図は、ソフトウェアの制御下で前記中央ブロモ・ノサモジュールのリセッ トを可能にする回路を示すプロ・ツク図である。

第１７図は、第１６図の回路の動作を示す状態遷移図である。

ＢＪＵ実　るための−良ｐす腹嬰 第１図に示されるコンピュータシステムは、データ転送ノくス１０によって相互 接続された３つのサブシステムからなる。これら３つのサブシステムは、中央プ ロセッササブシステム１２、データを記憶するための磁気ディスクサブシステム １４、及びシリアル通信サブシステム１６である。この構成が単なる例示に過ぎ ないことは容易に理解される。中央プロセッササブシステム１２はいずれの場合 にも存在しなければならないが、他のサブシステムの数及び種類は相当に変化さ せることができる。

各サブシステム（プロセッササブシステム１２を除（）とデータ転送ノくス１０ との間の接続は、前記データ転送バス上の「スロット」を介して行なわれる。バ ス１０は全部で８個のスロット（第１図に於ける符号１８）を有し、従ってプロ セッササブシステム１２に加えて８個までサブシステムを接続することができる 。

スロット１８を介して接続されている前記サブシステムは、それらがデータ転送 バス１０に適正にインタフェースしていることを条件として、全〈従来のもので あってよい。このため、ディスクサブシステム１４及び通信サブシステム１６に ついては詳細な説明を省略する。

第１図に示すように、中央プロセッササブシステム１２は３つの別個の中央プロ セッサモジュール２０．２２．２４からなる。以後、本明細書に於いてこれらの プロセッサモジュールを「ｃｐｕセット」と称することにする。データ転送バス １０によってｃｐｕセット２０．２２．２４間の主要な相互接続が得られるが、 これら３つのｃｐｕセットを相互接続する同期バス２Ｇが更に存在する。同期バ ス２６は、プロセッササブシステム１２の外部にあるコンピュータのいずれの部 分とも接続されていない。

第２図は、ｃｐｕセット２０．２２又は２４（３個とも全て同一）の中の１つを 詳細に示すブロック図である。前記ｃｐｕセ・ソト内には、専用バス２８と共用 バス３０との２つのデータ転送バスが存在する。これらのバスの双方にバスイン タフェース３２が接続され、それによって前記両バス間のデータ転送が可能であ る。別のバスインタフェース３４が共用バス３０及び前記コンピュータの主デー タ転送バス１０の双方に接続されている。制御論理回路ブロック３６がバスイン タフェース３２．３４双方に接続されて、これらインタフェースの動作を制御す る。一般的に言って、専用バス／共用バス・アーキテクチャを用いることは、コ ンピュータの中央プロセッサ部分の設計に於いて通常行なわれているが、バスイ ンタフェース３４の詳細な構造及び動作が新規である。これらを詳細に説明する ためには、前記コンピュータの正常な動作時にｃｐｕセット２０．２２．２４が 共働して動作する仕組みについて事前に説明する必要がある。

前記各Ｃｐｕセットは、専用バス２８に直接接続された中央処理装置３８（以下 、ＣＰＵ３８と称する）を有する。本実施例では、前記ＣＰＵが１個のモトロー ラ（Ｍｏｔｏｒｏｌａ）製６８０４０集積回路であるが、他の型式のＣＰＵを同 様に使用することができる。専用バス２８に接続されている他のハードウェア要 素には、専用読出し書込み用メモリ４０、書込み専用メモリ（ＦＲＯＭ）４２、 及び特定目的（専用）読出し書込み用メモリ４４が含まれる。ＣＰＵ３８と各メ モリ４０．４２．４４間の全てのデータ転用は、常に専用バス２８に制限される 。読出し書込み用メモリ４０及び読出し専用メモリ４２は、従来のものであるか ら詳細な説明は省略する。本明細書の後の部分に於いて、特定目的メモリ４４の 構成及び使用について詳細に説明する。このメモリ４４は、「ダーティ」メモリ と称されるが、その理由は後の説明から明らかになる。

３個のｃｐｕセット２０．２２．２４を使用することによって、「三重モジュー ル冗長度」即ちＴＭＲが得られる。別言すれば、いずれかの前記ｃｐｕセットに 発生した欠陥は、前記３個のｃｐｕセットの行動を比較することによって検出す ることができる。正常な動作時には、３個全てのｃｐｕセット２０．２２．２４ が全く同じメモリ内容を（そのメモリ４０．４２．４４内に）有し、かつ互いに 正確に同期してそれらのメモリから同じ命令を実行することになる。これらの命 令によって要求されるデータ転送のみがＣＰＵ３８と（前記データ転送を実行す るＣＰＵ３８と同じｃｐｕセットの）メモリ４０．４２．４４間に於いて行なわ れる場合、ｃｐｕセット間に主データ転送バス１０を介しての対話はない。

これは、ＣＰＵ３８によって実行される命令が、バスインタフェース３４ではな くバスインタフェース３２を介して行なわれるデータ転送、別言すればＣＰＵ３ ８と共用バス３０に接続されたいずれかのハードウェア要素との間のデータ転送 を必要とする場合にも同じである。第２図が示すように、各ｃｐｕセット２０． ２２．２４は、その共用バス３゜に接続された次の５つのハードウェア要素を有 する。即ち、共用読出し書込み用メモリ４６、Ｒ３−２３２インタフエースを提 供してコンピュータ端末が前記ｃｐｕセットに直接接続できるようにする（２６ ９２集積回路からなる）非同期レシーバ−トランスミッタ回路４８と、（９５１ ３集積回路からなる）タイマ回路５０と、（後で詳細に説明する）一群の制御・ 状態レジスタ５２と、（同様に後で詳細に説明する）特定目的読出し書込み用メ モリ５４（このメモリ５４は、後の説明から明らかになるように、「スロット応 答メモリ」と称される）とである。メモリ４０．４２．４４の場合と同様に、共 用バス３０に接続された前記全ハードウェア要素は、前記コンピュータの正常動 作時には、３個全てのＣｐｕセット２０．２２．２４について全く同じ状態を有 する。

ＣＰＵ３８によって実行される他の全ての命令には、直列をなすバスインタフェ ース３２．３４の双方が関連する。例えばこのような命令は、ＣＰＵ３Ｂがデー タをディスクサブシステム１４へに対して又はそれから転送しようとすることを 要求する。制御論理回路ブロック３６は、２つの信号線を有し、その状態は前記 データ転送の試みに於いてバスインタフェース３４の行動を制御する際に特に重 要である。これらはｒｍａｓｔｅｒＪ、（マスク）線５６とｒｅ　５ｔａｔｅＪ 信号線５８とである。いずれの時点に於いても、各ｃｐｕセット２０，２２．２ ４は、以下の表に示すように、そのｃｐｕセットの２つの信号線５６．５８に於 ける論理レベルによって定義される３つの状態のいずれかである。

ｒｍａｓｔｅｒＪ　ｒｅ　５ｔａｔｅＪ　ｃｐｕセット−介り号！■」宗−司」 Σつ−言界（５８）　−４η尺屋［−一輪理「１」　論理ｒＯＪ　ｒｍａｓｔｅ ｒＪ状態論理「０」　論理ｒＯＪ　ｒｃｈｅｃｋｅｒＪ状態全ゆる論理レベル　 論理ｒｌＪ　「ｅｒｒｏｒＪ状態前記コンピュータの正常動作時には、３つのｃ ｐｕセット２０．２２．２４のいずれか１つが、信号線５６．５８に於ける論理 レベルによって定義されるような「マスク」状態にあり、他の２つが「チェッカ 」状態にある。いずれの前記ｃｐｕセットも、故障が発生しない限り、「エラー 」状態にならない。

あるｃｐｕセットが前記「マスク」状態にあり、かつそのＣＰＵ３８が、（例え ば）ディスクサブシステム１４へのまたはそれからのデータ転送を必要とする命 令に直面した場合、そのｃｐｕセットのバスインタフェース３４は、アドレス信 号及び制御信号を概ね従来の手法で主データ転送バス１０に駆動して前記データ 転送を実行する。このデータ転送が行なわれている間、前記プロセッササブシス テムの他の２つのｃｐｕセット（双方とも「チェッカ」状態にあると仮定する） は、その専用バス及び共用バス２８に於ける信号が、前記「マスタＪ　ｃｐｕセ ットの対応する前記バスに於ける信号と全く同じでなければならない。しかし、 前記「チェッカＪ　ｃｐｕセットのバスインタフェース３４は、前記アドレス信 号及び制御信号を主データ転送バス１０に通過させない。代わりに、各ｃｐｕセ ットのバスインタフェース３４は、単に（そのｃｐｕセットの）共用バス３０に 於ける信号を前記主データ転送バスに於ける信号と比較するだけである。全く同 様の検査処理が、前記「マスタＪｃｐＵセットによって実行される。これらの比 較によって全く差が検出されない場合には、中央プロセッササブシステム１２は 健全であるとみなさに起こることについては後述する。しかしながら、ここで言 えることは、そのような差の結果の１つが、前記ｃｐｕセットに於けるｒｅ　５ ｔａｔｅＪ信号線５８が論理「１」レベルに変わる、即ち３個全てのｃｐｕセッ トが（今のところ）「エラー」状態にあることを意味する。

あるｃｐｕセットが「エラー」状態にある場合、その制御論理３６によってその ＣＰＵ３８は、そのバスインタフェース３４を介してデータ転送を全く実行する ことができない。しかしながら、「エラー」状態にあるｃｐｕセットのバスイン タフェース３４は、主データ転送バス１０に於ける「スレーブ」デバイスとして 動作することができる。別言すれば、「マスク」状態にある別のｃｐｕセットが 、「エラー」状態にあるｃｐｕセットの共用バス３０に接続されたいずれかのハ ードウェア要素に対して又はそれからデータを転送することができる。

上述の説明は、３つのｃｐｕセット２０．２２．２４間に於ける共働関係をまと めたものに過ぎない。多くの重要な部分については、第３図乃至第６図に関連し て以下に詳細に説明する。これらの図面には（第４図の状態遷移図を除り）、制 御論理ブロック３６（各ｃｐｕセ・ノドの一部分を形成する）が記載されている 。この論理ブロックは、前記ｃｐｕセットの他の多くの部分の動作を調整する任 務を有する。前記論理ブロックは、主としてプログラム可能な論理アレー（ＰＡ Ｌ）からなり、その行動は、入力信号及び出力信号間の関係を定義する一組の論 理式によって極めて容易に説明される。前記ｃｐｕセ・ソトの各部分に関する以 下の説明は、明確に該ｃｐｕセットの間部分に関連する前記入力信号及び出力信 号について言及している。本明細書の最後の部分には、論理方程式の完全なリス トが記載されており、論理ブロック３６の行動の完全な定義が得られる。

第３図は、ｃｐｕセット２０．２２又は２４が、「マスク」状態にある場合の、 そのｃｐｕセットのバスインタフェース３４の行動を示している。第３図に示さ れるように、前記主データ転送バスは、一群のアドレス線６０と、一群のデータ 線６２と、一群の制御線、即ち書込み（ＷＲＩ　ＴＥ）線６４、データストロー ブ（ＤＳ）線６６、アドレスストローブ（八Ｓ）線６８、非同期転送応答（ＡＣ Ｋ）線７０、及び同期転送応答（ＴＡ）線７２とを有する。バスインタフェース ３４は、その出力がそれぞれ前記アドレス線、ＷＲＩＴＥ線、ＤＳ線及びＡＳ線 に接続されたバッファ７４．７６．７８．８０を備える。バ・ソファ７４．７６ の人力が、共用バス３０の対応する信号線に接続されているのに対し、ｌくソフ ァ７８．８０の入力は、論理ブロック３６からの２本の出力信号線８２．８４に 接続されている。前記論理方程式では、信号線８２．８４に於ける信号がそれぞ れｒｔｂ　ｄｓＪ及びｒｔｂ　ａｓＪである。また、バッファ７４．７Ｇ、７８ ．８０は全て、論理プロ・ツク３６から別の出力信号線８６に接続された「イネ ーブル」入力を有する。前記論理方程式では、信号線８６に於ける信号がｒｔｏ 　ｂｕｓｅ　ａＪである。

この信号は、「マスク」状態にあるｃｐｕセットがバスインタフェース３４の使 用を必要とする命令を実行する毎に表明される。これらの命令を認識するために 、前記ｃｐｕセットは、専用バス２８に接続された専用アドレスデコーダ８８を 備える。前記専用バスに於けるアドレスが、主データ転送バス１０へのアクセス のために割り当てられた所定の範囲内に入っている場合には、前記デコーダは常 に、論理ブロック３６の入力に接続された信号線９０に於ける出力信号を活動化 する。論理ブロック３６に関する前記論理方程式では、この信号はｒｂｕｓＪで ある。

また、バスインタフェース３４は、前記主データ転送バスのデータ線６２と共用 バス３０の対応する線とを相互接続する１組の双方向性バッファ９２を備える。

バッファ９２は、データ転送の各方向毎に１つずつ、２つの「イネーブル」入力 を有する。これら２つの入力は、論理ブロック３６からの別の２つの出力信号線 ９４．９６に接続されている。前記論理方程式では、信号線９４に於ける信号（ 共用データバス３０から主データ転送バス１０へのデータ転送を可能にする）は ｒｔｏ　ｂｕｓｅｄＪであり、信号線９６に於ける信号（逆方向へのデータ転送 を可能にする）はｒｆｒｏｍ　ｂｕｓｅ　ｄＪである。一方（かつ一方のみ）の 信号線９４．９６が、信号線９０に於ける前記ｒｂｕｓＪ信号が活動状態になる 場合に表明される。

制御論理３６に組込まれた制御方程式によって、「書込み」命令に於ける主デー タ転送バス１０へのデータ転送及び「読出し」命令に於ける共用バス３０へのデ ータ転送が、ある特別な場合を除いて可能になる。

この特別な場合とは、ｃｐｕセットのＣＰＵ３８が、その共用バス３０に接続さ れたハードウェア要素に対してアクセスする際に、そのアクセスのために使用す るアドレスによって次の２つのいずれかの方法を取り得るために生じる。即ち、 （ｉ）信号線９０に於ける前記信号ｒｂｕｓＪを活動化せず、従ってバスインタ フェース３４に関係しない純粋な内部アクセス、又は（ｉｉ）バスインタフェー ス３４を通じての自己参照アクセス、即ち前記アクセスのために使用されるアド レスが、信号線９０に於ける前記ｒｂｕｓｊ信号を活動状態にさせる範囲内にあ ることを意味する。

（１１）の場合には、信号線９４　（ｒｔｏ　ｂｕｓｅ　ｄＪに関する）が、デ ータ転送の方向が「読出し」又は「書込み」であるかどうかに拘らず、常に活動 状態になる。これは、いずれの転送方向の場合にも、データのソース（ＣＰＵ３ Ｂ又は共用バス３０に接続されたいずれかの１１−ドウエア要素）がバスインタ フェース３４の共用バス側にあるからである。

このことは、信号線９４を活動化させることによって、制御論理３６は、転送さ せるデータが確実に主データ転送バス１０のデータ線６２に出現するようにする ことを意味する。これによって、次に前記［チェ・ツカＪ　ｃｐｕセットはこの データにアクセスできるようになる。「書込み」データ転送の場合には、このデ ータに関して「チェ・ツカＪ　ｃｐｕセットが行なうべきことは、これをそれ自 身の共用バス３０に於けるデータと比較することだけである。しかしながら、「 読出し」データ転送の場合には、［チェッカＪ　ｃｐｕセットは実際に前記デー タを読み込まなければならない。別言すれば、全ｃｐｕセット（「エラー」状態 にあるものを除く）は同じデータを読込むことになり、従ってそれらの内部状態 は完全に歩調が合った状態である。

主データバス１０に於けるデータ転送は、ＤＳ線６６及びＡＳ線６８に於ける活 動レベルによって知らされる。前記データ転送が正常（ご進行していると仮定す れば、スロット１８に接続されたいずれかの前記サブシステム（又はいずれかの ｃｐｕセット２０．２２．２４）が、非同期転送応答（ＡＣＫ）線７０を活動化 させることによって、前記データ転送の完了を知らせる。各ｃｐｕセットでは、 信号線７０が、クロック発信回路１００から到来するクロック信号に接続された クロ・ツク入力を有するＤ型フリップフロップ９８のＤ（データ）入力に接続さ れている。

クロック回路１００は、前記ｃｐｕセットに於いて生成させる全てのクロック信 号に応答するようになっており、かつ（前記コンピュータが正常に動作している 間）３つ全部のｃｐｕセット２０．２２．２４に於けるクロック回路１００が正 確に同期して稼動する。７１１７１７口・ツブ９８のＱ出力は、バッファ１０２ の人力に接続されており、その出力は同期転送応答（ＴＡ）線７２に接続されて いる。また、ノ＜ソファ１０２は、「マスク」線５６に接続された「イネーブル 」入力を有し、それによって前記「マスタＪ　ｃｐｕセットのみがＴＡ線７２を 駆動するようになっている。ＴＡ線７２は、バッファ１０２及び主データ転送バ ス１０に加えて制御論理３６の入力に接続されている。前記制御論理を定義する 方程式では、前記ＴＡ線からの信号はｒｒｓｂ　ｔａＪである。同様に前記デー タ転送が正常に進行していると仮定すれば、前記ＴＡ線からの信号の効果は、制 御論理３６をしてＣＰＵ３８に接続された出力線１０４を活動化させることによ って、前記データ転送を終了させることである。

出力線１０４は、前記論理方程式に於けるｒｕ　ｔａＪ項に対応し、ＣＰＵ３８ の「転送応答」ピン（ＣＰＵ３８のピンの名称は、該ＣＰＵがモトローラ製６８ ０４０であることを前提としている）に接続されて０る。

前記転送応答信号を同期化させるために７１ルソプフ口・ノブ９８を用０る理由 は、信号線７０に於ける非同期信号が前記ｃｐｕセ・ノドに於ける事象に関連し て任意の時点で状態を変化させ得るからであり、それによって、この信号が１個 以上の前記ｃｐｕセ・ソトの行動に影響を直接与え得る場合には、前記ｃｐｕセ ットの動作が継続して完全に歩調を合わせた状態にあることを保証できな（なる からである。この点を説明するために、非同期信号が前記全てのｃｐｕセットに よって同時にサンプリングされる場合を考える。前記信号がサンプリングされた 正にその時点で状態を変化させるようになっている場合、それはある１個のｃｐ ｕセットには論理ｒｌＪとして表れるが、他のｃｐｕセットには論理ｒＯＪとし て表れ、このためにｃｐｕセットの歩調が合わなくなる。他方、フリップフロッ プ９８によって供給される同期信号ＴＡは、「マスタＪｃｐＵセットに於けるタ ロツク信号に関連しである時点でのみ状態を変化させることができる。前記［チ ェッカＪ　ｃｐｕセットに於けるタロツク信号が前記「マスタＪ　ｃｐｕセット に於ける信号と正確に同期して稼動し、従っていずれの前記ｃｐｕセットも実際 に前記信号を刻時（サンプリング）していない時点で信号ＴＡの活動化が生じる ことを保証することは不可能である。前記信号の次の刻時は、該信号が実際に変 化していない間に起こることを保証できるだけであり、それによって全ｃｐｕセ ットが同じ論理レベルで刻時し、かつ完全に同期してその命令を実行し続ける。

バスインタフェース３４が関連するデータ転送の際に生じる前記事象について上 述した説明は、異常な行動が全く生じないことを前提としている。しかしながら 、このようなデータ転送の際には、前記「マスク」ｃｐｕセットが主データ転送 バス１０に於ける情報の妥当性を監視する。

この監視を実行するために必要なハードウェアが第３図に示されている。

これには、コンパレータ回路１０６及びパリティ検査回路１０８が含まれる。

コンパレータ回路１０６は、データ転送を試みる際に別個の２段階の検査を実行 する。これら各段階の検査は論理回路ブロック３６の部分の行動を示した状態遷 移図である第４図に関連して詳細に説明することができる。（制御論理３６を定 義する前記論理方程式では、対応する方程式が７つの状態ＳＯ〜Ｓ６の定義であ り、かつこれらの状態定義の一部となる論理項が前記論理式によって定義されて いる。）第４図の状態図では、状態ＳＯが、バスインタフェース３４を介してデ ータ転送が行なわれていない場合の関連する論理項の状態を定義する「アイドル 」状態である。バスインタフェース３４が関連する全てのデータ転送は、アドレ スデコーダ８８からの信号ｒｂｕｓＪによって開始される。同時に、また信号ｒ ｂｕｓＪが、上述したように前記バスインタフェースのアドレスバッファ７４及 びデータバッファ９２を使用可能な状態にする。このとき、コンパレータ回路１ ０６による第１段階の検査が行なわれる。但し、制御論理３６は信号ｒｔｂ　ａ ｓＪ及びｒｔｂｄｓＪをまだ活動化していない。

コンパレータ回路１０６は、４つの入力線群を有する。これらの中の２つの入力 線群１１０．１１２が、共用バス３２及び主データ転送バス１０のアドレス線に それぞれ接続されているのに対し、他の２つの入力線群１１４．１１６は同様に 前記両バスのデータ線に接続されている。

コンパレータ回路１０６内には、２個の別個のコンパレータ（添付図面には明確 に図示されていない）があり、一方のコンパレータは信号線１１０．１１２の信 号を比較し、かつ他方のコンパレータは信号線１１４．１１６の信号を比較する 。また、前記コンパレータは、共用バス３０の前記「書込み」線に接続されかつ 前記ｒｔｂ　ａｓＪアドレスストローブ信号（制御論理３６からの出力）に接続 された別の２本の入力線１１８．１２０を有する。コンパレータ回路１０６内で は、信号線１１８．１２０及び前記２個のコンパレータからの出力が組合せ論理 （第３図には明確に図示されていない）によって−緒にゲートされており、主デ ータ転送バス１０の状態が共用バス３０の状態と一致するとコンパレータ１０６ が考えるかどうかを示す信号を供給する３本の出力線１２２．１２４．１２６に 出力を供給するようになっている。これら３個の出力信号は論理的に同一であり 、同期バス２６を介して３つのｃｐｕセット２０．２２．２４に分配される。第 ３図は、この信号の分配を示している。

同図に示されるように、各ｃｐｕセットは、前記同期バスに接続された３本の入 力信号線１２８．１３０．１３２を有する。前記同期バスに於ける相互接続によ って、これらの信号線は、確実に前記３個のｃｐｕセットの異なるもののコンパ レータ回路１０６の出力にそれぞれ接続されることになる。信号線１２８．１３ ０．１３２は、制御論理ブロック３６の入力に接続されている。前記論理方程式 では、これら信号線に於ける信号はｒｂｕｓ　ｏｋＯＪ、ｒｂｕｓ　ｏｋｌＪ、 及びｒｂｕｓ　。

ｋ２Ｊである。

コンパレータ回路１０６による第１段階の検査は次のようにして行なわれる。コ ンパレータ回路１０６は、前記ｒｔｂ　ａｓｊ信号（信号線８４．１２０を介し て制御論理３６から受信する）がまだ活動状態でないという事実から、これが第 １段階の検査であることを識別する。その入力線１１０．１１２を介して前記２ 本のバスのアドレス線から受取る信号を比較する。また、共用バス３０の前記「 書込み」線が「書込み」サイクルを示している場合には、前記コンパレータはそ の入力線１１４．１１６を介して前記バスのデータ線から受取る信号を比較する 。この比較（または「書込み」サイクルの場合にはこれらの比較）によって不一 致が示されない場合には、前記コンパレータはその３本の出力信号線１２２．１ ２４．１２６のそれぞれにｒｂｕｓ　ｏｌ（Ｊ信号を生成する。

前記データ転送が正常に進行するためには、「マスタＪ　ｃｐｕセットに於ける 制御論理ブロック３６が、それ自身のコンパレータ回路１０６から、及びそれが 前記「チェッカ」状態にあると考える他の２つのｃｐＵセットのいずれか（前記 「チェッカ」状態にあるｃｐｕセットの行動については後述する）からｒｂｕｓ 　ｏｋＪ信号を受信しなければならない。「エラー」状態にあると考えるｃｐｕ セットからの全てのｒｂｕｓ　ｏｋＪ信号は無視される。前記論理方程式に関し て言えば、この「エラー」状態にあるＣｐｕセットからの信号のマスキングは、 論理項ｒａｏｋＪを定義する方程式によって示されている。前記３個のｒｂｕｓ 　ｏｋＪ信号と同様に、この論理項は、制御及び状態レジスタ５２（共用バス３ ０に接続されている）からの３本の信号線１３４．１３６．１３８を介して制御 論理３６が受け取る３つの信号ｒｓｉｇｎｉｆＯＪ、ｒｓｉｇｎｉｆｌＪ、ｒｓ ｉｇｎｉｆ２Ｊに依存する。前記コンピュータが正常に動作している限り、３本 の全信号線１３４．１３６．１３８は、３つの全Ｃｐｕセットが有効なｒｂｕｓ 　ｏｋＪ信号を供給できるとこのｃｐｕセットが考えていることを示す論理「１ 」レベルを搬送する。しかし、前記「マスタＪ　ｃｐｕセットがその考えを変更 すべきである場合には、制御・状態レジスタ５２にデータを書込むことによって 、信号線１３４．１３６．１３８のいずれか１つ又は複数の線に於ける信号を変 更する（ソフトウェアの制御下に於いて）ことができる。

前記［マスタＪ　ｃｐｕセットが、現時点で有効であると思われる全Ｃｐｕセッ トからのｒｂｕｓ　ｏｋＪ信号を受取ると仮定すれば、前記論理方程式に於ける 前記ｒａｏｋＪ項は活動状態になる。制御論理ブロック３６が、現在第４図の状 態遷移図に於ける状態Ｓ２に到達していることが想起される。この状態から、活 動状態にあるｒａ　ｏｋｌ信号によって状態を状態Ｓ３に変更することができ、 その状態では、制御論理ブロック３６の出力線８２．８４（論理項ｒｔｂ　ｄｓ Ｊ及びｒｔｂ　ａｓＪに対応する）が活動状態になる。これら活動状態の信号は バッファ７８、８０を介して伝搬して主データ転送バス１０のデータストローブ 線６６及びアドレスストローブ線６８に到達し、それによってこのバスに於ける データ転送を開始させる。

１個（又は複数）の期待されたｒｂｕｓ　ｏｋＪ信号が活動状態になり損ねた別 の場合には、論理項ｒａｏｋｌが非活動状態のままであり、かつ代わりに制御論 理ブロック３６が状態Ｓ２から状態Ｓ５に変化する。

状態Ｓ５の定義は、論理項ｒｂ　ｄｔｅａＪがこの状態に於いて真になることを 示しており、この項が次に論理項ｒｕ　ｔｅａｌに影響を与える。制御論理ブロ ック３６は、前記ｒｕ　ｔｅａＪ項に直接依存する出力線１４０を有する。この 出力線１４０は、ＣＰＵ３８の「転送エラ一応答」ピン（同様に、このピンの名 称はＣＰＵ３８がモトローラ製６８０４０であることを前提としている）に接続 されている。ＣＰＵ３８は、現在のデータ転送サイクルを中止し、かつその制御 ソフトウェアに於ける例外ハンドラ・ルーチンに入ることによって、このピンに 於ける活動レベルに対して応答する。

また、前記論理項ｒｂ　ｄｔｅａＪは、ｒｅ　５ｔａｔｅＪ出力信号線５８が活 動状態になるようにし、前記ｃｐｕセットをその「エラー」状態にすることによ って、前記コンピュータが一時的に「マスタＪｃｐＵセットが無い状態になる。

前記コンピュータの全ｃｐｕセット（既に「エラー」状態にあるものを除く）が 「エラー」状態となり、その例外ハンドラ・ルーチンを実行する。この例外ハン ドラ・ルーチンによって実行される動作は、３つのｒｂｕｓ　ｏｋＪ信号のいず れの信号が活動状態になり損ねたかを識別できるものでなければならず、かつこ の情報及び他の情報から、いずれかの前記ｃｐｕセットを「マスタ」状態に戻す ものでなければならない。この変更をソフトウェアの制御下で行なわれるように するハードウェアについては後述する。前記ソフトウェア例外ハンドラの他の部 分は、前記ｒｂ　ｄｔｅａＪ信号が活動状態になったときに試みた前記データ転 送が、２度目の試みで確実に首尾よく完了し得るようにするために必要な動作に 関連する。例えば、必要とされる１つの動作は、制御・状態レジスタ５２に書込 みを行なって前記「５１ｇｎ１ｆＪ信号を変更することである。

前記例外ハンドラの実行が完了すると、前記「マスタＪ　ｃｐｕセット（先にマ スクであったものと同じｃｐｕセットである必要はない）が、前記ｒｂ　ｄｔｅ ａＪ信号が活動状態になったときに実行されている命令と同じ命令の実行に戻る 。前記例外ハンドラ・ソフトウェアにより行なわれる動作のために、この命令が ２度目の試みに於いて首尾よく実行されることを期待できる。別言すれば、前記 例外処理によって生じる僅かな遅れは別として、前記ソフトウェア（これがシス テムソフトウェア又はアプリケーションソフトウェアを実行するものであろうと ）は、前記ハードウェアが何らかの問題を生じているという事実に拘らず、割込 みなしに稼動すると思われる。

再び第４図のコンパレータ回路１０６及び状態遷移図について説明すると、制御 論理３６が首尾よく状態Ｓ３に到達する場合には、信号線７２に於けるＴＡ倍信 号活動状態になるのを待つことになる。この信号は、データ転送に関する前記ｃ ｐｕセットの要求（前記アドレスストローブ信号及びデータストローブ信号によ って示される）が確認されていることを示す。この確認は、主データ転送バス１ ０のアドレス線６０に於けるアドレス情報によって、サブシステム１４又は１６ （又はＣｐｕセット２０．２２又は２４）のいずれかから到来する。この確認が 受信されると、制御論理３６は状態Ｓ３からＳ４に変化し、前記コンパレータ回 路による第２段階の検査が以下のように行なわれる。

制御論理３６が状態Ｓ４にある場合、論理項ｒｂ　ｄｔａｊが活動状態になる。

「書込み」サイクルの場合には、これによって無条件に論理項ｒｕ　ｔａＪが活 動状態にされ、従ってＣＰＵ３８に接続された信号線１０４が活動状態になって 、前記データ転送を正常に終了させる。

「読出し」サイクルの場合には、前記ｒｂｕｓ　ｏｋＪ信号（入力信号線１２８ ．１３０．１３２に於いてコンパレータ回路１０６から受信）が全て活動状態に ある（「エラー」状態にあると思われるＣｐＬＩセットは別として）ことを前提 として、論理項ｒｂ　ｄｔａＪによって同様に論理項ｒｕ　ｔａＪが活動状態に される。そうでない場合には、論理項ｒｕ　ｔｅａＪは、論理項ｒｕ　ｔａＪに 先立って活動状態になり、それによってＣＰＵ３８の「転送エラ一応答」ピンへ の信号線１４０が活動状態になり、かつコンパレータ回路１０６によって実行さ れる第１段階の前記検査に関して上述したように、例外処理を開始させる。

「読出し」データ転送サイクルの第２段階では、コンパレータ回路１０６の前記 コンパレータによる検査が全く実行されず、前記データの一貫性に関する検査が 、その出力が線１４２によってコンパレータ回路１０６に接続されているパリテ ィ検査回路１０８によって実行される。コンパレータ回路１０６の出力線１２２ ．１２４．１２６に於ける前記ｒｂｕｓ　ｏｋＪ信号は、パリティエラーが検出 されない場合にのみ活動化される。従って、パリティエラーがいずれかの前記「 マスタ」及び［チェッカＪ　ｃｐｕセットについて生じた場合には、上述したよ うに例外処理が開始される。

これから明らかなように、スロット１８に接続された全ての前記サブシステムは 、パリティ発生回路を備えていなければならず、それによって（ハードウェアの 問題が全く存在しない場合には）「読出し」データ転送の際にバス１０のデータ 線６２にパリティエラーが起こらないことになる。

論理制御ブロック３６は、主データ転送バス１０が関与するデータ転送の際に状 態Ｓ４に到達した後、自動的に「アイドル」状態ＳＯに戻り、それによって前記 バスのデータストローブ線６６及びアドレスストローブ線６８の双方をその非活 動状態に戻す。

バス１０が関連するデータ転送が終了できる更に２つの方法がある。

これらについては後述する。

本明細書の次の部分は、前記「チェッカ」状態にあるｃｐｕセットの行動に関す るものである。第５図は、第３図と類似しているが、［チェッカＪ　ｃｐｕセッ トについて活動状態にあるバスインタフェース３４の部分のみを示している。こ のようなｃｐｕセットの行動は、多くの点で前記［マスタＪ　ｃｐｕセットの行 動に類似しており、従って以下の説明では、最初に「マスク」の行動と「チェッ カ」の行動との差を集中的に説明する。「マスク」及び［チェッカＪ　ｃｐｕセ ットのＣＰＵ３８が正確に同期して全く同じ命令を実行することになる点を忘れ てはならない。

「マスタＪ　ｃｐｕセットと［チェッカＪ　ｃｐｕセットとの行動の第１の差は 、線８６に於ける信号（前記論理方程式に於ける項ｒｔｏ　ｂｕｓｅ　ａＪを表 す）が、［チェッカＪ　ｃｐｕセットに於いて決して活動状態にならないことで ある。これは、「チェッカＪ　ｃｐｕセットが主データ転送バス１０のアドレス 線６０、ＷＲＩＴＥ線６４、ＤＳ線６６、ＡＳ線６８を決して駆動しようとしな いことを意味する。しかしながら、前記「マスタＪ　ｃｐｕセット及び「チェッ カＪ　ｃｐｕセットが正確に同期して動作すべきであることから、前記「マスタ Ｊ　ｃｐｕセットがこれらの線に対して駆動する条件は、各「チェッカＪ　ｃｐ ｕセットの共用バス３０の対応する線に於ける条件と正確に整合するべきである 。この整合は、コンパレータ回路１０６によって検査される。前記コンパレータ 回路の動作は、［チェッカＪ　ｃｐｕセットに於いて「マスタＪ　ｃｐｕセット に於ける場合と全（同じである。［チェッカＪ　ｃｐｕセットのコンパレータ回 路１０６によって不整合が検出された場合には、前記「マスタＪ　ｃｐｕセット について上述したと全く同じ事象のシーケンスが起こる。

［マスタＪ　ｃｐｕセットと「チェッカＪ　ｃｐｕセットとの行動に於ける第２ の差は、線９４に於ける信号（前記論理方程式に於ける項ｒｔ。

ｂｕｓｅ　ｄＪを表す）が、「書込み」サイクルが実行されているときに「チェ ッカＪ　ｃｐｕセットに於いて活動状態にならない。別言すれば、前記「チェッ カＪ　ｃｐｕセットは、主データ転送バス１０に於いてデータ線６２を駆動しな いが、アドレス線６０に関して、コンパレータ回路１０６が、バス１０の前記デ ータ線に対して駆動する条件を前記［チェッカＪ　ｃｐｕセットの共用バス３０ の前記データ線への条件と比較する。同様に、不整合から生じる事象のシーケン スは、前記「マスク」ｃｐｕセットについて上述したものと全（同じである。

［チェッカＪ　ｃｐｕセットが「読出し」データ転送をしようとする場合、２本 の信号線９４．９６の行動（前記論理方程式に於ける項ｒｔ。

ｂｕｓｅ　ｄＪ及びｒｆｒｏｍ　ｂｕｓｅ　ｄＪに対応する）は、前記「マスタ Ｊ　ｃｐｕセットについて上述した行動から変化しない。これによって、（ハー ドウェアの故障が存在しない場合）同じデータが主データ転送バス１０のデータ 線６２と全ての［マスタＪ　ｃｐｕセット及び「チェッカＪ　ｃｐｕセットの共 用バス３０のデータ線とに確実に存在することになる。これら全てのｃｐｕセッ トについて同じデータが使用可能であることは、それらの読出し書込み用メモリ ４０（及びその状態が到来するデータに依存する前記ｃｐｕセットの他の部分） の内容が全く同じままであって、ｃｐｕセットの動作を確実に同期した状態で継 続させるために必要である。

大抵の「読出し」データ転送に関して、信号線９６（論理項ｒｆ　ｒ。

ｍ　ｂｕｓｅ　ｄＪに対応）は、各「チェッカＪ　ｃｐｕセットについて活動状 態になり、それによって双方向性データバッファ９２が主データ転送バス１０か らデータをＣｐｕセットの共用バス３０に転送できるようになる。しかしながら 、前記「マスタＪ　ｃｐｕセットによって前記主データ転送バスに配置されたア ドレスが、ＣＰＵ３８がいずれかの前記「チェッカＪ　ｃｐｕセットからのデー タを読込むことを望んでいることを示す場合には、信号線９４（論理項ｒｔｏ　 ｂｕｓｅ　ｄＪに対応）が、代わりに活動化されることになる（しかし、前記デ ータを供給しなければならない当該「チェッカＪ　ｃｐｕセットについてのみで ある）。

この種のデータ転送は、前記［マスタＪ　ｃｐｕセットの動作に関して上述した 自己参照アクセスに類似しているが、前記データのソースが前記「マスタＪ　ｃ ｐｕセットにあるのではな（前記［チェッカＪ　ｃｐｕセットにある点で異なる 。

主データ転送バス１０が関連する全ての「読出し」データ転送の際に、各１チエ ツカＪ　ｃｐｕセットのコンパレータ回路１０６及びパリティ検査回路１０８は 、前記「マスタＪ　ｃｐｕセットについて上述したと全く同じようにして動作す る。別言すれば、前記コンピュータの全ての「マスタＪ　ｃｐｕセット及び「チ ェッカｊ　ｃｐｕセットは、パリティエラーを生じることな（データを受信しな ければならない。そうでない場合には、パリティエラーを検出する前記ｃｐｕセ ットは線１２２．１２４．１２６に於けるそのｒｂｕｓ　ｏｋＪ信号を活動化せ ず、かつ全ての「マスク」及び「チェッカＪ　ｃｐｕセットが同時に「エラー」 状態に変化しかつ例外処理を開始する。

上述したように、「エラー」状態にあるＣｐｕセットは、主データ転送バス１０ を通じてデータ転送を全（実行することができないが、前記「マスタＪ　ｃｐｕ セットによって実行されるデータ転送に於いて「スレーブ」として参加すること ができる。第６図は、前記「エラー」状態にある前記ｃｐｕセットについて、か かるデータ転送の際に活動状態にあるバスインタフェース３４の部分を示してい る。第６図に示されるい（つかの部分は、先に説明した前記自己参照データ転送 についても関連している。

各ｃｐｕセットのバスインタフェース３４は、主データ転送バス１０のアドレス 線６０に接続されたアドレスデコーダ１４４を備える。前記デコーダは、制御論 理ブロック３６の入力に接続された出力信号線１４６を有する。この信号線の信 号は、前記論理方程式に於いてｒａｄｄｒｅｓｓ　ｍａｔｃｈＪとして表され、 データ転送の際に前記「マスク」ｃｐｕセットによって前記バス１０に配置され たアドレスが、このデータ転送を、デコーダ１４４を含む前記ｃｐｕセットへの 又はそれからの転送として識別する。デコーダ１４４によって線１４６に生成さ れる前記信号は、前記デコーダを含む前記ｃｐｕセットが「マスク」、「チェッ カ」又は「エラー」状態のいずれであっても、この意味を有する。

また、バスインタフェース３４は、１群のアドレスバッファ１４８を備え、その 入力は前記主データ転送バスのアドレス線６０に接続され、かつその出力は前記 ｃｐｕセットの共用バス３０に接続されている（別言すれば、これらのバッファ は、前記「マスタＪ　ｃｐｕセットの動作を示す第３図に表されるアドレスバッ ファ７４と逆方向に動作する）。また、バッファ１４８は、信号線１５０を介し て制御論理ブロック３６の出力に接続された「イネーブル」入力を有する。この 線は、前記論理方程式に於ける項ｒｆｒｏｍ　ｂｕｓｅ　ａＪに対応する。ｃｐ ｕセットが前記「エラー」状態にありかつ「スレーブ」としてデータ転送に参加 する場合、前記制御論理は信号線１５０を活動化してバッファ１４８を使用可能 にし、それによって主データ転送バス１ｏのアドレス情報が共用バス３０に於い て使用可能となり、共用バス３ｏに接続された様々な項目のいずれが前記データ 転送に参加すべきかを識別する。

制御論理ブロック３６の動作を記述した前記論理方程式に関して、デコーダ１４ ４からの信号ｒａｄｄｒｅｓｓ　ｒｉａｔｃｈＪの効果は、項ｒｂｕｓ　ａｃｃ ｅｓｓＪ及びｒｂｕｓ　ｒｅｐｌｙＪが真になるようにすることである。「エラ ー」状態にあるＣｐｕセットの場合、項「ｂｕ　ｓ　ｏｗｎ　ｅ　ｒＪも同様に 真になる。この項及び項ｒｕ　ｏｗｎｅｒＪを定義する前記論理方程式によって 、ＣＰＵ３８　（真であるｒｕ　ｏｗｎｅｒＪ項によって示される）に対して又 はバスインタフェース３４（真であるｒｂｕｓ　ｏｗｎｅｒＪ項によって示され る）に対して共用バス３０の所有を割り当てる仲裁（ａｒｂｉｔｒａｔｉｏｎ） 機構が完全に定義される。

「エラー」状態にあるｃｐｕセットの場合には、先に説明したばがりの変化が制 御論理３６の４本の出方信号線を介してバスインタフェース３４に影響を与える ことになる。これらの中の３本の信号線は線１５ｏ１９４．９６（論理項ｒｆｒ ｏｍ　ｂｕｓｅ　ａＪ、ｒｔｏ　ｂｕｓｅ−ｄ」及びｒｆｒｏｍ　ｂｕｓｅ　ｄ Ｊを表す）である。これらの線の第１のものによって、上述したようにアドレス バッファ１４８が制御される。第２及び第３の線９４．９６は、双方向性データ バッファ９２を制御する。これら２本の線のいずれかが、主データ転送バス１０ のＷＲＩＴＥ線６４から制御論理３６によって受信される信号ｒｒｂｕｓ　ｗｒ ｉｔｅＪによって活動状態にされる。前記ｒｂｕｓ　ｏｗｎｅｒＪ項及びｒｂｕ ｓ　ｒｅｐｌｙＪ項に於ける変化によって影響を受ける制御論理３６からの残り の出方信号線は、バッファ１５４を介して主データ転送バス１０の非同期転送応 答線７０　（ＡＣＫ）に接続された線１５２である。線１５２の信号出力は、前 記論理方程式に於ける項ｒｔｂｕｓ−ｔａＪを表す。活動状態になるデコーダ１ ４４からの出力線１４６によって開始されるいずれのデータ転送の場合にも、項 ｒｔｂｕｓ　ｔａＪの活動化は、共用バス３０及び該バスに接続された前記ハー ドウェア要素に関連する制御論理ブロック１５６が前記データ転送を完了し得る ことを知らせるまで、生じない。より詳細に言えば、論理ブロック１５６は、論 理ブロック３６の入力に接続された出力信号線１５８を有する。

制御論理１５６は、前記転送が完了し得るようになるとすぐに、この線１５８に 於ける信号を活動化させ、この信号は入力順ｒｐ　ｔａＪとして制御論理３６に よって受信される。項ｒｔｂｕｓ　ｔａＪの前記論理方程式を参照すると、この 項の活動化は前記入力ｒｐ　ｔａＪが真になるまで起こらないことを示している 。

また、注意すべきことは、バスインタフェース３４が共用バス３０を所有する（ 「エラー」状態にあるｃｐｕセットが「スレーブ」としてデータ転送に参加する 場合）場合のみ、入力ｒｐ　ｔａＪが項ｒｔｂｕｓｔａＪを活動化させる。その 代わりに、ＣＰＵ３８が共用バス３０を所有する場合には、入力ｒｐ　ｔａＪに よって制御論理３６からの「ＵｔａＪ出力が活動化されることによって、この場 合、転送応答信号が信号線１０４のＣＰＵ３Ｂに送られる。

上述したように、デー多転送を終了させる方法が、上述したシーケンスに加えて 更に２つある。これらのデータ転送を終了させるための別の方法の第１のものは 、前記［マスタＪ　ｃｐｕセットによって転送応答信号が受信されない場合に生 じるタイムアウトである。このタイムアウトを実現するために、及び第７図に関 して、各Ｃｐｕセット２０．２２．２４は、クロック入力線１６２、リセット入 力線１６４、及びタイムアウト出力線１６６を有するタイマ回路１６０を備える 。クロック入力線１６２は、一定のクロック信号（一般に、１マイクロ秒の周期 で）受信するためのクロック回路１００に接続されている。リセット入力線１６ ４は、制御論理ブロック３６の出力に接続されている。この出力は、論理的に逆 転しているが、論理項ｒｒｅａｌ　ｔｉｐＪに対応しており、それによってタイ マ回路１６０は、ＣＰＵ３　Ｂがデータ転送の最中でない場合にはリセット状態 に戻される。タイマ回路１６０のタイムアウト出力線１６６は、入力論理項ｒｔ 　ｉｍｅｏｕｔ　ｔｅａＪとして制御論理ブロック３６に接続されている。前記 論理方程式を参照することによって、この入力順が、活動状態になる場合には、 前記ｒｕ　ｔｅａＪ項を活動化させることを示している。

タイマ回路１６０は、通常１２８マイクロ秒のタイムアウト周期を有する。ＣＰ Ｕ３８によって実行される全ての正常なデータ転送がこれよりも大幅に少ない時 間で完了するようになり、従ってタイマ回路１６０は通常法してその出力線１６ ６を活動化させることはない。しかしながら、ＣＰＵ３Ｂがたまたまミッシング （ｍｉｓｓｉｎｇ）である又は欠陥を有するようなディスクサブシステム１４の ようなサブシステムにアクセスしようとした場合、主データ転送バス１０に於い て転送応答信号を全く受け取らないことになり、かつ制御論理ブロック３６は状 態Ｓ３のままであることになる。この条件は、タイマ回路１６０が時間切れとな り、かつその出力信号線１６６を活動化させるまで持続されることになる。この 信号が前記制御論理によって、ＣＰＵ３８の前記「転送エラ一応答」ピンに印加 される前記ｒｕ　ｔｅａｌ信号に変換されるので、前記データ転送は中止され、 かつ制御は、コンパレータ回路１０６の動作に関して上述したと同じソフトウェ ア例外ハンドラに移される。

タイマ回路１６０は、原則として従来のものであるが、前記Ｃｐｕセットのハー ドウェアの他の部分と同じクロック回路１００から刻時されてデジタルタイマと して実施される点に注意すべきである。これは、３つのｃｐｕセット２０．２２ ．２４に於けるタイマ１６０が確実に互いに厳格に歩調を合わせた状態に維持さ れるために必要である。

前記ソフトウェア例外ハンドラの詳細な部分が、前記ｃｐｕセットに於いて使用 されるＣＰＵの種類に大いに依存することは明らかである。

ＣＰＵ３８がモトローラ製６８０４０である本実施例では、前記例外ハンドラが 、ＲＴＥ命令（例外からの復帰）をもって終了することは殆ど確実である。この 命令の効果は、前記ＣＰＵの内部状態を、最初に前記データ転送が試みられる前 の状態に復元し、かつ前記データ転送を再施行することである。試みたデータ転 送がミッシングである又は欠陥のあるサブシステムへの又はそれからのものであ る場合には、これは、第２の転送が第１のものと異なるように行動させる別の動 作が行なわれない場合には、再試行が無限に連続して行なわれることになる。「 スロット応答メモリ」５４（前記ｃｐｕセットの共用バス３０を介してアクセス 可能）は、ＣＰＯ３８が前記無限に連続する再試行から逃れることができるよう にするためのハードウェア回路の一部分である。

「スロット応答メモリ」５４に関連するハードウェアには、共用バス３０に接続 されている８本のアドレス入力線１６８が含まれるが、これらのアドレス線は、 前記「スロット応答メモリｊ自体に直接接続されていない。その代わりに、これ らは、その出力がメモリ５４の４個のアドレス人力に接続された４ビツトマルチ プレクサ１７０の入力に接続されている。また、マルチプレクサ１７０は、アド レスデコーダ１４４の出力に接続された「選択１人力線１７２を有する。線１７ ２の効果は、スロット応答メモリ５４への又はそれからの全ての「正常な」デー タ転送の際に、メモリ５４に印加される４ビツトアドレスが共用バスの４本の最 下位のアドレス線から導出されることによって、メモリ５４は１６の連続するア ドレスを有効に占有する。それ以外では、メモリ５４に印加される前記アドレス が、８個のスロット１８及び３個のｃｐｕセット２０．２２．２４のいずれが主 データ転送バス１０に於ける転送の際にアクセスされているかを一意的に識別す るのに十分な共用バス３０の４つの上位アドレス線から導出される。メモリ５４ のデータ人力／出力ピン（このメモリのデータ長は１ビツトのみである）は、共 用バス３０に直接接続されていないが、その代わりに、データがメモリ５４から 読出されている際にのみ使用可能となる双方向性バッファ１７４を介して接続さ れている。この構成は、メモリ５４の前記入出力ピンが、データが該メモリに書 込まれている場合を除いて常に出力に於いて使用可能であることから必要である 。この入出力ピンは、信号線１７６を介して制御論理ブロック３６に接続されて いる。これは、前記論理方程式では［ｇｌｖｅ　ｔａＪとして示されている。

制御論理３６に於けるこの信号の効果は以下の通りである。ＣＰＵ３８が、主デ ータ転送バス１０が関連するデータ転送（スロット１８のいずれか又は他の前記 ｃｐｕセットのいずれかへ又はそれらから）を試みる場合、スロット応答メモリ ５４に印加されるアドレスは、どのスロット又はｃｐｕセットがアクセスされて いるかを識別する。このアドレスに応答して線１７Ｇに表れるデータが「０」で ある場合には、制御論理３６の前記論理方程式に於ける論理項ｒｇｉｖｅ　ｔａ Ｊは偽となり、前記データ転送は上述したと全く同様に進行して、バス１０に於 ける転送応答信号又はタイマ回路１６０からのタイムアウト信号によって終了す る。しかしながら、線１７６に表れる前記データが「１」である場合には、制御 論理３６が異なる行動を呈する。即ち、第４図の状態遷移図に於ける状態Ｓ２に 到達すると、前記ｒｔｂ　ａｓＪ項及びｒｔｂ　ｄＳ」項が主データ転送バス１ ０に於けるデータ転送を開始させるように全く活動化されていないにも拘らず、 次にｒｂ　ｄｔａＪ項が活動化される状態Ｓ６に移ることになる。前記ｒｂ　ｄ ｔａＪ項を活動化させることによって、例外処理が全く開始されないと言う意味 で正常にデータ転送が終了する。しかしながら、前記ソフトウェアは、「読出し 」転送に有効なデータが存在しないことを検出することができる。

「スロット応答メモリ」５４の通常の使用法は次の通りである。前記コンピュー タの正常動作時には、正しく機能しているサブシステムを含むスロットに対応す るメモリ５４の全ての位置が、「０」のデータを含み、かつメモリ５４が主デー タ転送バス１０に於けるデータ転送に支障を生じることはない。しかしながら、 いずれかの前記サブシステムが欠陥を有するようになる、または前記コンピュー タから取り外された場合には、そのサブシステムにアクセスしようとする次の試 みは、タイマ回路１６０がタイムアウトを生成し、それに続いて前記例外ハンド ラが実行される結果になる。前記例外ハンドラによって行なわれる動作の１つは 、前記スロット応答メモリの対応する位置にあるデータをｒｌＪに変更し、それ によって前記欠陥のあるサブシステム又は不存在のサブシステムにアクセスしよ うとする後の全ての試みが、タイムアウトなしに、かつ例外処理なしに、前記デ ータ転送の試みを人為的に終了させるようにすることである。

本明細書の説明から明らかなように、タイマ回路１６０によって終了されるデー タ転送の試みは、通常のデータ転送よりも非常に長い時間継続する。前記コンピ ュータが正常に動作している間は、これは、全てのデータ転送が正常に終了する ことになるので、全く取るに足らないことである。しかし、前記コンピュータの いずれかのサブシステムが存在せず又は欠陥を有する場合には、そのサブシステ ムに対して又はそれからデータを転送しようと繰り返し試みることは、タイムア ウトを繰り返すことにより生じる遅延のために、前記コンピュータの性能に重大 な衝撃を与え得る。一般原則として、この遅延を、前記例外ハンドラがソフトウ ェアのフラグ（ｆｌａｇ）を設定して、サブシステムが存在しない又は欠陥を有 することを示すソフトウェア技術によって最小にすることは可能であり、前記サ ブシステム（特に、該サブシステムのデバイスドライバ）にアクセスする前記ソ フトウェアの他の全ての部分は、認め得る大きさの全てのデータ転送の間、相当 頻繁な間隔でこのフラグの状態を検査しなければならない。（小規模なデータ転 送は、その結果生じる遅延がひどいものではないことから、おそらくこの検査な しに進めることができるが、性能の低下を示すことにはなる。）このソフトウェ アフラグを用いることは、標準的なデバイスドライバを前記システムソフトウェ アに組み込むことを困難にするので、特に好ましい案ではない。他方、「スロッ ト応答メモリ」５４を用いることによって、デバイスドライバは、長く連続する タイムアウトの虞れを生じることなく、かつ前記転送の最中に特別の検査を行な うことを必要とせずに、サブシステムへの又はそれからの大規模なデータ転送を 試みることが可能になる。前記データ転送が完了した後、「スロット応答メモリ 」５４は前記転送が成功したかどうかを示す簡単な検査を行なう。

（３個のｃｐｕセット２０．２２．２４のそれぞれについて１個の）クロック回 路１００は、それぞれそのｃｐｕセットの他の部分から要求される全てのタイミ ング信号を供給する。これら３つのクロック回路１００は、前記３つのｃｐｕセ ットに於けるタイミング信号が正確に歩調を合わせた状態にあるように、同期バ ス２６によって相互接続されている。クロック回路１００及び同期バス２６の構 成及び動作について、第８図及び第９図に関連して以下に詳細に説明する。

同期バス２６は、既に説明した９本の線（ｒｂｕｓ　ｏｋＪ信号を搬送する）に 加えて、クロック回路１００に接続された６本の線を有する。

３本の線１７８．１８０．１８２は、各ｃｐｕセット２０．２２．２４がパワー オンされたか即ち電源が入ったかどうかを示す信号を搬送する。

３本の線１８４．１８６．１８８は、（少なくとも正常動作時に）前記各ｃｐｕ セットによってそれぞれ使用するために、同一のクロック信号を搬送する。線１ ７８は、線１８４と対をなすものとみなすことができるが、これらは共にｃｐｕ セット２０に緊密に関連している（一方が前記ｃｐｕセットのパワーオン状態を 示すのに対し、他方が該ｃｐｕセットにクロック信号を供給する）からである。

同様に、線１８０は線１８６と対をなし、かつ線１８２は線１８８と対をなす。

線１７８を例にとると、プルアップレジスタ１９０（同期バス２６の一部分を構 成する）を介して＋５ボルト電源線１９２に接続されている。

また、トランジスタ１９４（ＣＩ）ｕセット２０の一部分を構成する）を介して ０ポルト（接地）線１９６に接続されている。ｃｐｕセット２０の正常動作時に は、トランジスタ１９４によって大地への低抵抗経路が提供され、それによって 線１７８が論理「０」レベルとなる。しかしなが９．ｃｐｕセットが前記コンピ ュータシステムから取り外された場合、又はｃｐｕセットが、その動作に必要な 電源をもはや受け取らないことを意味する何らかの故障を生じている場合には、 トランジスタ１９４によって低抵抗接地経路が提供されることはなくなり、線１ ７８はレジスタ１９０によって論理「１」レベルに引き上げられることになる。

同様にして、線１８０及び１８２は、同期バス２６のレジスタ１９８．２００に 、及びｃｐｕセット２２．２４のトランジスタ２０２．２０４にそれぞれ接続さ れることによって、これら各線に於ける論理ｒＯＪレベルが、対応するｃｐｕセ ット２２又は２４が依然として存在しかつ前記システム内に於いて電源が供給さ れていることを示す。

上述したように、前記コンピュータの正常動作時には、３つのｃｐｕセット２０ ．２２．２４が正確に同期して稼動することになる。この同期状態は、前記同期 バスの３つの線１８４．１８６．１８８によって維持される。これら３本の線は 、３つのｃｐｕセット２０．２２．２４によってそれぞれ使用するために通常同 一のクロック信号を搬送する。

各ｃｐｕセットは、線１８４．１８６．１８８を駆動するために、その信号入力 が全て水晶制御発信器２０８の出力に接続された３つのクロックバッファ２０６ を有する。また、各クロックバッファ２０６は、３個の２人力ＡＮＤゲート２１ ０の中の１個の出力に接続されたイネーブル入力を有する。これら各ＡＮＤゲー トの１個の入力は（論理的に逆転して）前記同期バスのいずれかの線１７８．１ ８０．１８２に接続され、他方の入力は信号線２１２を介して「マスタ」信号線 ５６（制御論理ブロック３６のいずれかの出力）に接続されている。これは、い ずれのクロックバッファ２０６についても使用可能な状態にするためには、次の 条件を双方とも満足しなければならないことを意味する。

（ｉ）現在「マスタＪ　ｃｐｕセットであるｃｐｕセット２０．２２又は２４に 前記クロックバッファがなければならないこと（これによって、異なるｃｐｕセ ット上の２個のクロックバッファが同時に同じクロック線１８４．１８６．１８ ８を駆動しようとする可能性が完全に排除される）、及び （ｉ　ｉ）線１７８．１８０．１８２のいずれの線であっても、前記クロックバ ッファによって駆動されている前記クロック線と対になるものは、前記クロック 線からクロック信号を受信するｃｐｕセットが存在しかつパワーアップされてい ることを示す論理「０」レベルでなければならないこと。

この構成によって、前記クロック線は駆動されているが、該クロック線からクロ ック信号を受信する回路には電源が入っていないような事態が回避される。これ は、受信回路がその電源の入っていない状態では低いインピーダンスを示し、か つその結果化じる、クロックバッファ２０６によって前記回路を介して駆動され る電流が、ダメージを生じさせる程度に大きくなることから、好ましい事態では ない。

第８図に示されるクロック回路は、３つの前記Ｃｐｕセットによって受信される クロック信号間に生じる虞れがあるスキューの量を最小にするように設計されて いる。これは、過度のスキューは、コンパレータ回路１０６が前記ｃｐｕセット の動作量の不整合を知らせる結果になるので必要である。前記クロック回路に関 連して、前記スキューを最小にするのに役立ついくつかの設計上の特徴がある。

これらの特徴に関する以下の説明では、異なる生産バッチから様々なｃｐｕセッ トモジュール２０．２２．２４が製造されることを忘れてはならない。これは、 異なる信号伝搬経路にある類似の構成要素は、その特性を正確に整合させるため に、同じ生産バッチから製造されることを条件とするがスキューを最小にするた めの考えられる設計技術の１つであることから、関連がある。

本実施例の場合には、この技術は、整合すべき構成要素が全て同じｃｐＵセット モジュールにあるような場合にのみ適用される。

前記クロック信号間のスキューを最小にするのに役立つ設計上の特徴は次の通り である。

第１に、同期バス２６に到達する前に個別にバッファリングされる前記３つのク ロック信号が通るステージ（段）の数を最小（即ち、バッファ２０６によって供 給される１段のバッファリング）に維持する。

第２に、クロックバッファ２０６への信号入力が、その共通の信号ソース（発信 器２０８）に分岐線２１４によって接続され、その３本の分岐が、前記発信器か ら前記クロックバッファまで測定して実質的に等しい長さである。

第３に、クロックバッファ２０６が全て同じ型式のものであり、かついずれのｃ ｐｕセットに於いても３個全てのバッファ２０６が同じ生産バッチから作られて いる。

第４に、クロックバッファ２０６の出力が、その長さく前記バッファ出力から前 記ｃｐｕセットと同期バスとの間のインタフェースまでを測定）が概ね等しい３ 本の線２１６によって同期バス２６の線１８４．１８６．１８８に接続されてい る。

第５に、同期バス２６の線１８４．１８６．１８８は、線２１６がクロック信号 を同期バス２６に注入する位置から、前記信号が前記同期バスから前記ｃｐｕセ ットに戻る位置までを測定した長さができる限り等しくされている。この長さが 等しいことは、第８図に図示されている。

また、前記同期バスがプリント回路基板上でどのように実現されるかが示す第９ 図にも図示されている。

第８図及び第９図に示すように、前記同期バスの各クロック線１８４．１８６． １８８は、クロック信号がクロックバッファ２０６によって注入される３つの位 置を有するが、上述した前記回路によって、いずれの時点に於いても、実際には 前記「マスタＪ　ｃｐｕセットのみがこれらの線にクロック信号を注入すること が保証される。前記クロック信号が注入される３つの位置は、前記線の長さ方向 に沿って全て同じ位置である。

注入された前記クロック信号は、前記同期バスに沿って両方向に伝搬する。

クロック線１８４．１８６．１８８の（第８図及び第９図に於ける）左側の端部 は、前記同期バスの一部分を構成し、かつ前記クロック線とバス２６のＯポルト （接地）線２２１との間に直列に接続されたレジスタ２１８及びコンデンサ２２ ０からなる終了ネットワークにそれぞれ接続されている。レジスタ２１８の値は 、クロック線１８４．１８６．１８８の特性インピーダンスに整合するように選 択され、それによって、前記注入位置から左方へ伝搬する前記クロック信号は、 前記注入点から反射されない。（これは、前記３個のＣｐｕセットのいずれがク ロック信号を注入しているかに拘らず、又は前記コンピュータに於ける他の２つ のｃｐｕセットの存在又は不存在に拘らず、同じである。）分岐線２１６は、線 １８４．１８６．１８８に於ける前記クロック信号の反射のない伝搬を妨害する 虞れがある。従って、分岐線２１６はこの妨害を最小にするように短く維持され る。

第８図及び第９図の右側部分には、前記同期バスの３本のクロック線１８４．１ ８６．１８８がループされ、かつそれぞれその関連するｃｐＵセットのクロック 入力線２２２に接続されている様子が示されている。

前記クロック線のこれらループ部分は、考えられる最も短い経路を通ってクロッ ク入力線２２２に到達するようになっていない。その代わりに、これらは、前記 注入位置から、前記信号が前記３個のｃｐｕセットのクロック入力線２２２に送 られる位置まで、前記クロック信号が横断する線路長が等しいように設計されて いる。左側のＣｐｕセット２０のクロック信号を搬送する線１８４については、 左側のｃｐｕセット２４によって駆動され得る前記注入位置からＣｐｔｌセット ２０に幾分直接的にループして戻るようになっている。中間のｃｐｕセット２２ のクロック線を搬送する線１８６は、左側の前記注入点から前記中間のｃｐｕセ ットまでの線路長を人為的に長くする手段として、ヘアピンループ２２４を有す る。また、線１８８は、前記右側の注入位置と右側のｃｐｕセット２４のクロッ ク入力線２２２との間に更に長いループ２２６を有する。

これらの線の長さを等しくすることによって、前記注入点から右側に伝搬する前 記クロック信号が、その各ｃｐｕセ・ノド２０．２２．２４のクロック入力線２ ２２に全く同じ伝搬速度で到達するという効果がある。

各ｃｐｕセットでは、クロック人力線２２２が、放線２２２とＯボルト（接地） 線１９Ｇとの間に直列に接続されたレジスタ２２８及びコンデンサ２３０からな る終了ネットワークに接続されている。レジスタ２１８の場合と同様に、レジス タ２２８の値は、反射の発生を防止するべく、前記線の特性インピーダンスに整 合している。

また、クロック入力線２２２は、バッファリングなしに、フェーズロックドルー プ（ＰＬＬ）回路２３４（本実施例では、この回路はモトローラ製ＭＣ８８９１ ５集積回路を用いて実現される）の基準信号入力に接続されている。また、前記 ＰＬＬ回路は、第２の基準信号入力と、前記２個の参照信号のいずれを聞くべき かを示す「選択」入力とを有する。

第２の基準信号入力は、水晶制御発信器２０８の前記出力を搬送する線２１４に 接続され、ＰＬＬ回路２３４の前記「選択」入力は、線２３６によって制御論理 ブロック３６の出力に接続されている。この出力は、前記論理方程式に於ける項 ｒｕｓｅ　ｂａｃｋｐｌａｎｅ　ｃｌｏｃｋＪに対応する。

同期バス２６とＰＬＬ回路２３４の基準信号入力との間にバッファリングを全く 設けない理由は、このようなバッファリングを設けた場合、バッファ構成要素が 略確実に異なる生産バッチから製造され、従って伝搬遅れが様々になる（例外的 に厳格に指定した特性を有する構成要素が使用されない限り）からである。また 、ＰＬＬ回路２３４によって潜在的なりロックスキューの原因が持ち込まれるが 、これらの構成要素によるスキューは元来小さいものである。

同期バス２６とＰＬＬ回路２３４との間にバッファリングが存在しないことによ って、パワーダウン即ち電源が入っていないＣｐｕセットに通じる線を駆動して いる全てのクロックバッファ２０６を不能状態にすることか必要な理由が説明さ れる。ＭＣ８８９１５からなる前記ＰＬＬ回路では、電源の入っていないときに 駆動されることは許容されない。

（バッファリングを行なうことが許されているような場合には、電源を落とした 際に駆動されることを許容し得るようなバッファリング構成要素を選択すること が可能である。そして、前記［マスタＪ　ｃｐｕセットの３個全部の前記クロッ クバッファを永久的に使用可能な状態にすることが可能である。） 前記コンピュータの正常動作時には、前記論理方程式に於ける項「Ｕｓｅ　ｂａ ｃｋｐｌａｎｅ　ｃｌｏｃｋＪが、前記３個のｃｐｕセットのそれぞれに於いて 真になり、同期バス２６からその基準信号として受信する前記クロック信号をＰ ＬＬ回路２３４に使用させる。各ＰＬＬ２３４は、そのｃｐｕセットの他の部分 が必要とする全クロック信号を（直接的に又は間接的に）供給する。一般に上述 した様々な特徴を組み合わせることによって、前記３個のｃｐｕセットの前記Ｐ ＬＬは、１ナノ秒より相当良好な同期状態を維持することができる。

前記「マスタＪ　ｃｐｕセットの発信器２０８がらＰＬＬ２３４までの伝搬遅れ は、３個のｃｐｕセット２０，２２．２４のいずれが前記「マスタＪ　ｃｐｕセ ットであるかによって変化することに注意すべきであるが、これは、発信器２０ ８の位相が、前記Ｃｐｕセットの他の全ての部分の動作と直接関連していないこ とがら、重要ではない。

各ＰＬＬ２３４は、前記ＰＬＬの内部発信器が前記ＰＬＬへの基準信号入力と位 相同期しているかどうかを示す出方信号を供給する（正常動作時には、「選択」 線２３６の信号ｒｕｓｅ　ｂａｃｋｐｌａｎｅ　ｃｌｏｃｋＪが真であることか 呟これは同期バス２６がらのクロック入力線２２２に於ける基準信号となる）。

この出力信号は、線２３８によって制御論理ブロック３６に接続される。これは 、前記論理方程式では、入力項ｒｕｎｌｏｃｋｅｄＪとして表現される。これは 、前記コンピュータの正常動作時には「偽」のままである。しがしながら、同期 バス２６が何らかのハードウェア故障によって影響を受け、それによってＰＬＬ ２３４が位相同期状態を維持することができない（例えば、線２２２に於ける基 準信号が完全に消滅するため）場合には、線２３８に於けるｒｕｎｌｏｃｋｅｄ Ｊ信号が真になる。前記論理方程式に関して言えば、この変更の効果は、（ｉ） 線２３６に於ける信号ｒｕｓｅ　ｂａｃｋｐｌａｎｅ　ｃｌｏｃｋＪを偽にし、 それによって今後はＰＬＬ２３４がその基準信号を前記ｃｐｕセットの発信器２ ０８から直接受は取ること、及び（肯）線５８のｒｅ　５ｔａｔｅＪ信号が真に なり、それによって前記ｃｐｕセットが「エラー」状態になること、であること がわかる。

前記「エラー」状態への変化は、ＣＰＵ３８による命令実行のシーケンスに直ち に割込みを生じさせるものではないが、「エラー」状態への前記変化の後に主デ ータ転送バス１ｏに於けるデータ転送を実行しようとする最初の試みは失敗する ことになる。これは、論理項ｒａ　ｏｋｌが偽のままであり、それによってＣＰ Ｕ３８が、正にコンパレータ回路１゜６が不整合を検出したかのように、転送エ ラ一応答信号を受け取るがらである。より詳細に言えば、この時点で制御論理ブ ロック３６に生じる事象は次の通りである。前記ｒｅ　５ｔａｔｅＪ信号が現在 は真であるので、論理項ｒｇｏｏｄｃｙｃ　Ｉ　ｅＪは決して真になることがで きない。

そして、これによって前記ｒａ　ｏｋｌ項が真になることが直接的に防止される 。

プロセッササブシステム１２内の問題を検出することができる、更に別の機構が ある。この機構を実現するハードウェアが第１０図に詳細に記載されている。同 図に示すように、同期バス２６は各ｃｐｕセット２０１２２．２４によってそれ ぞれ生成されるｒｓｉｇｎａｔｕｒｅＪ信号を搬送する別の３本の線２４０．２ ４２．２４４を有する。より詳細に言えば、各ｃｐｕセットは、そのＤ（データ ）入力が線２４８によってＣＰＵ３８のＴＳ（転送開始）ピンに接続されたＤ型 フリップフロップ２４６を備える。フリップフロップ２４６のクロック入力は、 線２５０によってクロック回路１００に接続され、それによって前記フリップ７ ０ツブは、前記ｃｐｕセットの回路の他の部分に同期してクロ・ツクされる。（ 前記３個の異なるｃｐｕセットの）３個のフリップフロップ２４６のＱ出力は、 線２５２を介して前記同期バスの３本の［シグネチャ（ｓｉｇｎａｔｕｒｅ）Ｊ 線２４０，２４２．２４４に接続されている。

各ＣＰＵ３８の転送開始ピンは、該ＣＰＵによって実行される各データ転送につ いて１個のパルスを生成する。従って、３個のＣＰＵが完全に同期して同一行動 （正常動作時）を実行することから、３本のシグネチャ線２４０．２４２．２４ ４に於けるパルスが全（同時に発生する。

各ｃｐｕセットでは、３本のサイン線２４０．２４２．２４４が、バッファ２５ ４を介して制御論理ブロック３Ｇの３個の入力に接続されている。これら３本の 線に於ける信号は、前記論理方程式に於いて、それぞれｒｂｒ　ｓｉｇｎｏｊ、 ｒｂｒ　５１ｇｎ１Ｊ、及びｒｂｒｓｉｇｎ２Ｊとして表される。前記方程式が 示すように、制御論理３６は、これら３個の信号の同期化バージョン（それぞれ ［ｄｂｒ　５１ｇｎ０Ｊ、ｒｄｂｒ　５１ｇｎ１ｊ及びｒｄｂｒ　５１ｇｎ２Ｊ ）を生成し、「５１ｇｎ１ｆＯＪ、ｒｓｉｇｎｉｆｌＪ及びｒｓｉｇｎｉｆ２Ｊ 各信号（問題を生じていると考えられるｃｐｕセットから到来するｒｂｕｓ−ｏ ｋＪ信号のマスキングに関連して上述した）をもって論理的にＡＮＤされる。前 記ｒｓｉｇｎｉｆＪ信号によってマスクされないこれらのｒｄｂｒ　ｓｉｇｎＪ 信号は、ｒｅ　５ｔａｔｅＪ出力線５８を定義する方程式に於いて比較され、そ れによってこれら信号間のあらゆる差が、前記ｃｐｕセットを「エラー」状態に 変化させることになる。この変化の効果は、ＰＬＬ２３４に影響を与えるタロツ ク故障の結果としてＣｐＵセットを「エラー」状態に変化させる上述した場合と 類似している。

命令実行は短い時間の間継続されるが、主データ転送バス１０に於けるデータ転 送を実行しようとする全ての試みは、「転送エラ一応答」信号がＣＰＵ３８に戻 ることになり、従って実行が前記ソフトウェア例外ハンドラに渡される。

上述した説明の大部分はコンピュータの「正常」動作（別言すれば、１個のｃｐ ｕセットが「マスク」状態でかつ他の２個のｃｐｕセットが「チェッカ」状態で 動作する）である場合、及び全く異常な状態が生じていないことを検査する監視 機構に関するものである。上述した部分では、異常な状態が検出され、かつそれ によってＣＰＵ３８を（「転送エラ一応答」信号の結果として）前記ソフトウェ ア例外ハンドラに入らせた後に生じる事象について詳細な説明はなされていない 。

多くの動作が前記例外ハンドラ内で発生する。これらの全てが上述したハードウ ェアの特徴に関連するものではないが、それは（ｒｕ　ｔｅａ」について前記論 理方程式により示されるように）、「転送エラ一応答」信号が前記ｃｐｕセット ハードウェアの他の部分から発信することが可能だからである。前記例外ハンド ラによって行なわれる動作の１つは、制御・状態レジスタ５２を介してｒｅ　５ ｔａｔｅＪ線５８の状態を読出すことである。この線が活動状態でない場合には 、上述したいずれの特別なハードウェアの機能によっても例外が生じておらず、 従来の方法で処理することができる。

「ｅ−８ｔａｔｅ」線５８が活動状態にある場合には、これは、前記ハードウェ アが上述したいずれかの型の問題、即ち（ｉ）いずれかのコンパレータ回路１０ ６に於いて前記コンパレータにより検出される不整合、又は（ｉ　ｉ）いずれが のパリティチェッカ１０８によって検出されるパリティエラー、又は（１西）ク ロック回路１００からのｒｕｎ　ＩｏｃｋｅｄＪ信号を活動状態になるようにす るクロック故障、又は（］ｖ）「シグネチャ」線２４０．２４２．２４４間に於 ける不整合を検出したことを示している。これらのいずれの場合にも、前記３個 のｃｐｕセットに於ける命令実行は既に歩調が合わなくなっており、前記ｃｐｕ セットが別々の時点で前記例外ハンドラに入る可能性がある。従って、これらの いずれの場合にも、前記例外ハンドラが行なう最初の動作は、「ソフトウェアの 同期化」である。この同期化を実行するために、前記「マスタＪ　ｃｐｕセット は、まず３個全てのｃｐｕセットが確実に前記例外ハンドラに入るのに十分な遅 延時間を待って、同期バス２６に於ける信号線３６４を活動化させる。（線３６ ４及びその関連するハードウェアについては、第１６図に関連して後述する。後 の説明から明らかになるように、線３６４は、前記「ソフトウェアの同期化」と は明確に区別される別の機能を有する。）各「チェッカＪ　ｃｐｕセットは、前 記例外ハンドラに入り、かつそのｒｅ　５ｔａｔｅＪ線５８が活動状態にあるこ とを決定した後、線３６４に活動レベルを検出するまで待機する。

線３６４を活動化させ（［マスタＪ　ｃｐｕセットの場合）、又は線３６４に活 動レベルを検出した（「チェッカｊ　ｃｐｕセットの場合）後、前記ｃｐｕセッ トは前記例外ハンドラの次のステージに進む。このステージでは、各ｃｐｕセッ トが、該ｃｐｕセットによる、ハードウェア故障が生じかつそれによって例外が 生じている確率の自己評価を表す数を計算する。この評価は、主として読出し書 込み用メモリ４０．制御・状態レジスタ５２、及び自己検査ルーチンの実行から 読出すことによって得られた情報に基づ（。注意すべきことは、３個全てのｃｐ ｕセットが同じ例外ハンドラコードを実行しているにも拘らず、これらがもはや 全く同期して稼動することは期待できないこと、前記自己検査の結果及び故障の あるｃｐｕセットに於ける状態情報が他の２個のｃｐｕセットに於ける対応する 情報と異なることから、各Ｃｐｕセットが前記コードについて異なる経路をとる 可能性があることである。

この計算を実行した後に、各ｃｐｕセットのＣＰＵ３８は、その計算した数に比 例する時間で待機する。そして、他の２個のｃｐｕセットのいずれが「マスク」 状態にあるように思われるかを（「マスク不存在」以外の論理条件が線２６６． ２６８に存在するかどうかを決定することによって）検査する。そうでない場合 には、これは、前記ｃｐｕセットが３個の中で最初にその計算した待ち時間が終 了すること、従ってハードウェア故障を生じている虞れが最も少ないことを示唆 する。この場合には、前記ｃｐｕセットがその制御・状態レジスタ５２に書込み を行なって前記ｒｓｉｇｎｉｆＪ信号を変化させ、それによって他の２個のＣｐ ｕセットから到来するｒｄｕｓ　ｏｋＪ信号及びｒｂｒ　ｓｉｇｎＪ信号がもは や制御論理ブロック３６の論理方程式に於いて有効であるとみなされな（なる。

そして、それ自身を「マスク」状態に変化させる。

最後に、他の２個のｃｐｕセットの読出し書込みメモリ４６に「マジックナンバ 」を書込み、それが「マスタＪ　ｃｐｕセットとして良好に動作していることを 示し、かつ前記例外ハンドラから例外が生じたときに実行されていたコード（シ ステムソフトウェア又はアプリケーションプログラムを作動させる）に戻る。

他方、ＣＰＵ３８が、その計算した待ち時間の終了時に、別のｃｐｕセットが既 に「マスク」状態になっているように思われることを見つけた場合には、最初に 、この別のｃｐｕセットが、おそらくその計算した待ち時間がより短いものであ ったために、前記例外ハンドラの後のステージに進んでいると仮定する。この場 合、待ち時間の長いｃｐｕセット（依然として「エラー」状態にある）は、前記 「マスタＪ　ｃｐｕセットが既にその読出し書込み用メモリ４６に前記「マジッ クナンバ」を書込んでいると考える。各「エラーＪ　ｃｐｕセットは、既に「マ スタＪｃｐＵセットが存在することを見つけた後、この「マジックナンバ」の存 在を検査する。前記マジックナンバが存在する場合には、前記「マスタ」ｃｐｕ セットは正しく機能しているものとみなされ、かつ他のＣｐｕセットは単に前記 「マスタＪ　ｃｐｕセットが更に何らかの動作（前記例外ハンドラ以外）を行な うまで待って、少な（ともいずれかの前記ｃｐｕセットが前記「チェッカ」状態 に戻るようにする。

他方、「エラー」状態にあるいずれかの前記ｃｐｕセットが、［マスタＪ　ｃｐ ｕセットが存在するように思われるにも拘らず、その読出し書込み用メモリ４６ 内に前記マジックナンバを見つけることができない場合には、前記「マスタＪ　 ｃｐｕセットが正しく機能していないとみなす。

そして、約１００ミリ秒間待って、依然としてそのメモリ４６内にマジックナン バが見つからず、かつこの待ち時間を妨害するものがない場合には、このｃｐｕ セット（マジックナンバを見つけることができなかったもの）は、「マスク」状 態に変化しようとする。しかし、ハードウェアの設計によって常に唯１個のｃｐ ｕセットのみしか「マスク」になることができないので、まず、正しく機能して いない前記ｃｐｕセットが「マスク」として行動することを止めさせなければな らない。これは、コンピュータの他のｃｐｕセットの両方の電源を落とすことに よって行なわれ、それによって［マスタＪ　ｃｐｕセットになるためのハードウ ェア上の障害がなくなる。この後、「マスク」状態に変化し、かつその後の行動 は、その計算した待ち時間が最初に終了した第１のｃｐｕセットであった場合と 全く同じである。

この例外ハンドラを実現できるためにｃｐｕセット２０．２２．２４に於いて必 要なハードウェアの特徴について、以下に第１１図及び第１２図を参照しつつ説 明する。

前記ｃｐｕセットが前記例外ハンドラに入る別の理由は、主データ転送バス１０ のスロット１８に接続された他のサブシステムの一方が欠陥を有するようになっ ていること、又は取り外されていることである。これは、そのサブシステムへの 又はそれからの全てのデータ転送の試みが、上述したようにタイマ回路１６０か らのタイムアウト信号によって終了する結果となる。前記ｃｐｕセットは「エラ ー」状態に変化しない。この状態では、前記例外ハンドラによって行なわれる主 要な動作は、スロット応答メモリ５４にデータ「１」を、前記ｃｐｕセットがア クセスしようとしている前記サブシステムに対応する位置に書込むことである。

そして、制御が前記例外ハンドラから、欠陥のある又は存在しないサブシステム にアクセスしようとしていたコードに戻される。前記ｃｐｕセットが「エラー」 状態に変わる際に呼び出されている前記例外ハンドラの部分との対話はない。

前記ｃｐｕセットが「エラー」状態に変化する（恐らくはハードウェアの問題の ために）ような場合には、前記例外ハンドラがプロセッササブシステム１２を、 いずれかの前記ｃｐｕセットが「マスタ」状態にあり、かつ他のｃｐｕセットが 「エラー」状態又は電源を落とした状態を維持するようにする。ハードウェアの 問題は唯１つの前記ＣｐＬＩセットに影響を与えると考えることができるので、 前記システムのソフトウェアは、欠陥のない、マスクでないｃｐｕセットを「チ ェッカ」状態に戻すようにするべきである。この処理は、ｒｃｐｕセットのりイ ンテグレーション（再統合）」と称される。前記ｃｐｕセットがもはや同期して 稼動していないことから、それらのメモリの内容（及び前記ハードウェアの他の 部分の状態）は、ｃｐｕセットが異なれば異なることになる。

これは、前記メモリの内容が、前記「マスタＪ　ｃｐｕセットから再統合されて いる前記ｃｐｕセットに複写されなければならないことを意味する。この複写の 大部分は、前記コンピュータのオペレーティングシステムの制御下で稼動するア プリケーションプログラムによって行なうことができる。このアプリケーション プログラムが大部分の前記メモリの内容を複写したとき、前記オペレーティング システムは一時的に中断され、残りのメモリの内容が複写される。前記Ｃｐｕセ ットのクロック回路１００は、同期状態に戻される（その前に、再統合されてい る前記ｃｐｕセットは、同期バス２６の前記クロック信号とは無関係に稼動して いた）。

また、前記「マスタＪ　ｃｐｕセットのハードウェアの他の全ての部分の状態は 、この状態のメモリイメージに変換され、かつこのメモリイメージは、前記［マ スタＪ　ｃｐｕセット及び再統合されている前記Ｃｐｕセット双方に於いて、メ モリ内に配置される。最後に、［マスタＪ　ｃｐｕセットによって「リセット」 信号が同期して３個全てのｃｐｕセット２０．２２．２４のＣＰＵ３８　（及び 他のハードウェア）に印加される。

前記リセット信号は、ＣＰＵ３８をそのＰＲＯＭメモリ４２からのコードを実行 するように変化させる。このコードは、前記ハードウェア状態のメモリイメージ を用いて、前記ハードウェア（このようなメモリイメージを有する全てのｃｐｕ セットに於ける）を、以前に前記「マスク」ｃｐｕセットに存在した状態に戻し 、かつその場合に制御が前記オペレーティングシステムに、その動作が中断され た位置で戻される。

また同じｃｐｕセット再統合の処理を用いて、故障のあるｃｐｕセットが代わり のｃｐｕセットに置き換えられた後に、その新しいｃｐｕセットを他の２個のｃ ｐｕセットと同期させる。

前記例外ハンドラコード内で行なわれる動作に関して、このｃｐｕセットの再統 合を支援するために多くのハードウェアの特徴が要求される。

これらの特徴については、第１５図乃至第１７図を参照して以下に説明する。

第１１図は、常に唯１個のｃｐｕセットのみが「マスク」状態になり得るように し、かつソフトウェアの制御下でＣｐｕセットが「マスク」になり得るようにす ることを目的とするハードウェアの部分を示している。

第１１図に示されるように、各ｃｐｕセットは、そのＱ出力がバッファ２５８を 介して前記ｃｐｕセットの「マスク」線５６に接続されたＤ型フリップフロップ ２５６を有する。別言すれば、フリップフロップ２５６からの出力は、前記ｃｐ ｕセットが「マスク」状態にあるかどうかを示している。また、この出力は、（ 線２６０を介して）制御論理ブロック３６の人力（前記論理方程式ではｒｉ　ａ ｍ　ｍａｓｔｅｒＪとして表される）に、制御・状態レジスタ５２　（ＣＰＵ３ Ｂが前記「マスク」線が活動状態にあるかどうかを読出すことができるようにす る）に、及び２個の３状態バツフア２６２．２６４の「イネーブル」人力に接続 されている。これらバッファのデータ人力は、論理「１」レベル（＋５ボルト供 給線２３２）と論理「０」レベル（Ｏボルト（接地）線１９６）とにそれぞれ接 続され、それによってこれらは、前記ｃｐｕセットが「マスク」状態にある（バ ッファが使用可能である）際に前記バッファ出力に表れる論理レベルである。前 記ｃｐｕセットが「マスク」状態でない場合には、前記バッファはその高インピ ーダンス状態にある。

各ｃｐｕセットの２個のバッファ２６２．２６４の出力は、それぞれ同期バス２ ６の２本の線２６６．２６８に接続されている。「マスク」状態にあるｃｐｕセ ットがないときにこれらの線に表れる論理レベルを定義するために、同期バス２ ６は更に、線２６８と＋５ボルト線１９２との間に接続されたプルアップ抵抗２ ７０と、線２６６と０ポルト（接地）線２２１との間に接続されたプルダウン抵 抗２７２とを有する。別言すれば、これらの線に於ける論理レベルは、いずれか の前記ｃｐｕセットのバッファ２６２．２６４が使用可能な状態であるときに表 現されるものと逆になっている。

それぞれにバイナリ（２進）信号を搬送する２本の線２６．２６８を用いること によって、可能性として４つの信号の組合せが得られる。これらの組合せの２つ だけが有効である。論理レベルｒＯＪ　／　ｒｌＪは、「マスタｃｐｕセットが 存在しない」ことを示し、論理レベル「１」／「０」は、「マスタｃｐｕセット が存在する」ことを示す。「０」／「０」又はｒｌＪ　／　ｒｌＪのいずれかの 信号の組合せが表れる場合には、これは何らかのハードウェアの故障が生じてい ることを示す。例えば線２６６と２６８との間に於ける短絡回路である。

前記同期バスの２本の線２６６．２６８は、ｃｐｕセット２０．２２．２４のそ れぞれに於いて、制御論理ブロック３０の２個の入力に接続されている。これら の線の信号は、前記論理方程式に於いてそれぞれ［ｒｂ　ｔｉａｍ　ｈＪ及びｒ ｒｂ　ｔｉａｍ　ＩＪとして表される。制御論理３６は、フリップフロップ２５ ６のＤ（データ）入力に接続された線２７４に出力信号を生成する。前記論理方 程式では、この信号は、少なくとも一方の線２６６．２６８に於ける条件が、こ れらの線を駆動する［マスタＪ　ｃｐｕセットが現在存在しないことを示す場合 には、真になる論理項ｒｏｋ　ｔｂｍＪに対応する。また、前記項ｒｏ　ｋ　ｔ 　ｂｍＪは、偽である信号ｒｉ　ａｍ　ｍａｓｔｅｒＪ　（フリップフロップ２ ５６から直接量イ３）と、線２７６を介して制御・状態レジスタ５２から受信さ れる入力信号ｒｉｗｔｂｍＪとに依存する。制御・状態レジスタ５２からの別の 出力が、線２７８を介してフリップフロップ２５６の前記クロック入力に接続さ れており、従って、ｃｐｕセットのＣＰＵ３８がマスクになるために実行しなけ ればならない動作は次の通りである。即ち、第１に、制御・状態レジスタ５２に 書込みを行なって、線２７６に於ける信号ｒｉｗｔｂｍＪを活動状態にし、かつ 次に、再び前記レジスタに書込みを行なって、前記フリップフロップのクロック 入力に変化を生じさせる。少なくとも一方の線２６６又は２６８が、この変化の 時点で「マスタＪ　ｃｐｕセットが存在しないことを示す場合には、前記フリッ プフロップのＤ入力（信号ｒｏｋ　ｔｂｍＪ）が活動状態になり、かつ前記フリ ップフロップが状態を変化させて、前記ｃｐｕセットを「マスク」状態にする。

これは、即座にバッファ２６２．２６４を使用可能な状態にする効果を有し、そ れによって同期バス２６の線２６６及び２６８が状態を変化させ、かつ他のｃｐ ｕセットがマスクになることができな（なる。

上述した説明では、前記ｒｅ　５ｔａｔｅＪ信号の否定が、Ｃｐｕセットを「エ ラー」状態から「マスク」又は「チェッカ」状態に変化させる際に必要なステッ プであるにも拘らず、記載されていないことが分かる。この否定を達成するのに 必要な唯一のハードウェアは、制御論理ブロック３６の入力を制御・状態レジス タ５２に接続する線２８０である。

前記論理方程式では、この線は論理項「５ｙｎｃＪに対応する。ｒｅ−ｓｔａｔ ｅＪに関する論理方程式を参照することによって、ｒｅ　５ｔａｔｅｊが、一旦 表明されると、「５ｙｎｃＪが表明されるまで活動状態にあることを示している 。このとき、他にエラー状態がないと仮定すると、ｒｅ　５ｔａｔｅＪは偽にな る。ｃｐｕセット再統合処理時には、制御・状態レジスタ５２に書込みを行なっ てｒｓｙｎｃＪを活動化する動作が、ＣＰＯ３８（前記「マスタ」及び新しい「 チェッカ」の双方に於ける）がリセットされた後に行なわれる。別言すれば、前 記動作は、前記ｃｐｕセットの読出し専用メモリ４２内の硬度の制御下で、両方 のｃｐｕセットについて同時に行なわれる。

第１２図は、前記プロセッササブシステム内に於ける電源供給回路のいくつかの 側面を示すブロック図である。これらの回路は、ｃｐｕセットが、前記コンピュ ータの他の部分をパワーダウンさせることな（前記コンピュータから取り外した り、その所定位置に挿入することができるように設計されている。また、これら によっていずれかのｃｐｕセットは、他のｃｐｕセットの一方によって実行され るソフトウェアコマンドの結果として、電源が投入されたり切断されたりするこ とができる。この対話を可能にするために、前記３個のｃｐｕセットは、２線式 「保全バス」２８２によって相互接続されている。バス２８２は、１２ｃバスと して実現され、そのためのインタフェース装置は市販されているので、詳細な説 明は省略する。

電力は、２本の２８ボルト電力供給線２８４．２８６を介して３個のｃｐｕセッ ト２０．２２．２４（及び前記コンピュータの他のサブシステム）に分配される 。２本の線を用いることによって冗長度が得られる。

各ｃｐｕセットでは、２本の線２８４．２８６から受け取る電力が、２個のダイ オード２８８によって１つに共通化され、かつ該ｃｐｕセット内の単一の電力線 ２９０によって分配される。電力線２８４．２８６と電力線２９０との間にはス イッチング素子が存在しないので、その電力線２８４．２８６が既に通電されて いるコンピュータにｃｐｕセットが挿入されると、電力線２９０は即座に同様に 通電された状態になる。

線２９０は、前記Ｃｐｕの３つの項目に接続されている。即ち、リセット制御回 路２９２と、２８ポルトの電力供給を降下させて＋５ボルトの出力を提供する３ 端子レギユレータ２９４と、２本の制御信号線２９８及び３００の双方に於いて 活動状態の「イネーブル」信号によって使用可能な状態にされた場合にのみ、＋ ５ボルト出力を供給するＤＣ−ＤＣ変換回路２９６である。後述するような理由 によって、前記ｃｐｕセットが最初に前記コンピュータ内に挿入されたときに、 線２９８には活動状態の信号が存在しないことになり、そのためにＤＣ−ＤＣ変 換器２９６は使用禁止状態のままで、電力供給線２９０に全（負荷を課すことは ない。レギュレータ２９４の＋５ボルト出力は、直列をなす２個のスイッチ３０ ２．３０４を介して＋５ボルト分配線３０６に接続されている。スイッチ３０２ ．３０４は、前記Ｃｐｕセットが前記システムに挿入される際に両方のスイッチ ３０２．３０４が必ず開路状態であるようにする機械式のインクロックシステム （第１３図及び第１４図に関連して後述する）の一部分を形成する。これは、挿 入直後に、レギュレータ２９４によって電力線２９０に課される唯一の負荷が、 その静止電流（一般に５ミリアンペア）であることを意味する。リセット制御回 路２９２は、１ミリアンペア以下の負荷となるＴＬ７７０５集積回路からなる。

従って、前記ｃｐｕセットの挿入時に於ける電力供給線２９０への全負荷は極め て小さいものであるので、前記ｃｐｕセットの挿入によって問題を生じることは なく、電力供給線２８４．２８６は通電される。

前記Ｃｐｕセットがコンピュータ内部に挿入された後、２個のインクロックスイ ッチ３０２．３０４を閉じることができる。この動作によって、リセット制御回 路２９２の「センス（ｓｅｎｓｅ）Ｊ入力に接続された＋５ボルト電力供給線３ ０６を通電する。この回路の出力は、ＤＣ−ＤＣ変換器２９６を使用状態又は使 用禁止状態にする制御信号線２９８に接続されている。リセット制御回路２９２ の前記「センス」入力に電圧が存在しない限り、この回路は線２９８をその非活 動レベルに維持することによって、（上述したように）ＤＣ−ＤＣ変換器２９６ は前記ｃｐｕセットの挿入直後に使用禁止になる。２個のスイッチ３０２．３０ ４が閉じると、リセット制御回路２９２はある遅延時間の同線２９８を非活動レ ベルに維持し、かつその後に活動レベルに変化させることによって、（他の制御 線３００が活動レベルにされることを条件として）ＤＣ−ＤＣ変換器２９６が使 用可能になる。

また、＋５ボルト供給線３０６によって、保全バス２８２に接続されているイン タフェース回路のい（つかに電力が供給される。特に、ＰＣＦ８５７４集積回路 からなる保全バス「スレーブ」インタフェース３０８に電力を供給する。このイ ンタフェース３０８の１個の出力は、ＤＣ−ＤＣ変換器２９６の制御線３００に 接続されている。前記ＰＣＦ８５７４デバイスの特徴は、その出力線が電源投入 時に「活動」状態になり、従ってＤＣ−ＤＣ変換器２９６が、リセット制御回路 ２９２によって与えらる遅延時間が終了するとすぐに使用可能になる。変換器２ ９６の前記＋５ボルト出力は、前記ｃｐｕセットに於ける他の全ての論理に供給 するように接続され、従って前記ｃｐｕセットは完全に電源が入る。

ｃｐｕセットを前記コンピュータから取り外した場合、これはＤＣ−ＤＣ変換器 ２９６が再び使用不能になる結果となる。この場合に発生する事象のシーケンス は、最初にスイッチ３０２．３０４が開く（前記Ｃｐｕセットの取り外しは、こ れらのスイッチが閉じている場合には物理的に不可能である）。これによって、 リセット制御回路２９２の前記「センス」入力からの＋５ボルトの供給が無くな る。この入力に於ける前記電圧が４７ボルト以下に落ちるとすぐに、回路２９２ は線２９８の信号を非活動化し、それによってコンバータ２９６は使用不能にな る。

この場合、電力供給線２９０への負荷が前記ｃｐｕセットの挿入時と同じ低い値 に減少しているので、前記Ｃｐｕセットを取り外すことは安全である。

また、前記Ｃｐｕセットは、保全バス２８２と、前記ｃｐｕセットの専用バス２ ８の双方に接続された保全バス「マスク」インタフェース３１０を有する。この ＰＣＣ８５８４集積回路を用いて実現されるマスクインタフェースによって、前 記ＣｐｕセットのＣＰＵ３８が信号を保全バス２８２に配置することができるよ うにするチャネルが提供され、他のｃｐｕセット（又はそれ自身さえ）に電源を 投入したり落としたりする。

第１３図及び第１４図は、いずれかのｃｐｕセット２０．２２．２４の機械的構 成を示している。特にこれらの図面は、いずれかのインクロックスイッチ３０２ ．３０４の機械的な構成を詳細に示している。

前記Ｃｐｕセットは、前記２個のインクロックスイッチを除いて該Ｃｐｕセット の全ての電子技術が実装されたプリント回路基板３１２からなる。コネクタ３１ ４が基板３１２の後端に装着されて、前記ｃｐｕセットと前記各種バス（主デー タ転送バス１０、同期バス２６、及び保全バス２８２）との間の接続を確立して いるのに対し、前記ｃｐｕセットの前端には、前部バー３１６が取り付けられて いる。前部バー３１６の目的の１つは、前記ｃｐｕセットをコンピュータ内の所 定位置に保持することである。このために、２個のインジェクタレバー３１８及 びイジェクタレバー３２０が前記前部バーに、それぞれその上端及び下端近傍に 枢着されている。これらレバーのそれぞれと前部バー３１６との間は、第１４図 に示されるねじ３２２によって回転接続されている。また、第１４図は、プリン ト回路基板３１２の上端のためのチャネル形状をなすガイド３２８の前端を支持 するバー３２４からなる前記コンピュータの固定構造の一部分を示している。同 様のバー及びガイド（第１４図には図示せず）によって基板３１２の下端が支持 される。

前記ｃｐｕセットがコンピュータ内の所定位置にあるとき、各レバー３１８．３ ２０は、第１４図に示されるような位置にある。同図が示すように、前記インジ ェクタレバー及びイジェクタレバーは、それぞれ端部３３２に、インジェクタジ ョー３３４、イジェクタジョー３３６、及び両ジョー３３４．３３６間ののど部 ３３８を有する。固定バー３２４の外形の一部分がのど部３３８内に位置するこ とによって、前記ｃｐｕセットのコンピュータからの取り外しは、バー３２４の 後面に当接するインジェクタジョー３３４によって防止される。また、前記各レ バーは、そのジョー３３４．３３６から遠い方の端部にハンドル部３３９を有し 、それによって前部バー３１６に向けて又は遠ざかる向きに手で回転させること ができる。この回転によって、イジェクタジョー３３６がバー３２４の前面と接 触し、それによって前記ｃｐｕセットがガイド３２８内を前方へ移動し、コネク タ３１４が解除されて前記ｃｐｕセットを取り外すことができる。

ｃｐｕセットのコンピュータへの挿入は、レバー３１８．３２０を逆方向に回転 させることによって行なわれ、それによって前記レバーのインジェクタジョーが バー３２４の後面に当接し、それによって前記ＣｐＵセットを所定位置に押し込 み、このような動作が行なわれる場合に正しくコネクタ３１４を係合させる。

レバー３１８及び３２０が、前記ｃｐｕセットをその所定位置にしっかりと維持 する第１４図に示す位置から不注意に動くことがないように、前記各レバーは、 脱落防止した蝶ねじ３４０を有し、かつ前部バー３１６は、前記レバーが第１４ 図の位置にあるときに蝶ねじ３４０と整合する位置にある２個のねじ孔３４２を 有する。前記レバーをこの位置に回転させた後、前記蝶ねじのねじ付き端部を孔 ３４２内に係合させ、かつ前記蝶ねじを締め付けることによって、レバー３１８ ．３２０が所定位置に固定される。

また、第１４図に示すように、それぞれプランジャーアクション方式の常時開放 型マイクロスイッチである２個のインクロックスイッチ３０２．３０４が、前部 バー３１６の後部に、ねじ孔３４２の背後に取り付けられている。蝶ねじ３４０ の長さは、これらの蝶ねじを完全に締め付けたときに、そのねじ付き端部が２個 のインタロックスイッチ３０２．３０４のプランジャに接触し、それによってそ れらをその閉鎖位置に動かし、かつ第１２図に関連して上述したように前記Ｃｐ ｕセットに電源が入るように選択される。

第１５図は、ｃｐｕセットの再統合の際に行なわれるメモリ内容の複写を補助す るという特定の目的を有する「ダーティ」メモリ４４を詳細に示している。上述 したように、この複写処理の大部分は、前記コンピュータのオペレーティングシ ステムが依然として実行されている状態で行なわれる。これは、読出し書込み用 メモリ４０（複写されるデータのソース）内の記憶位置の内容が、再統合されて いる前記Ｃｐｕセットに複写された後に、前記オペレーティングシステムによっ て、又は該オペレーティングシステムの制御下で実行される他のプログラムによ って変形されることを意味する。このような記憶場所は、前記オペレーティング システムによって「ダティにされた」即ち「汚されている」と称され、その内容 が、先に複写された前記Ｃｐｕセットに於ける対応する記憶場所ともはや整合し ないことを意味する。前記記憶場所を再び「クリーン（清浄）」にするために、 その新たな内容を、再統合されているｃｐｕセットに複写しなければならない。

ダーティメモリ４４の目的は、メモリ４０のどの領域が「ダーティ」でありかつ どの領域が「クリーン」であるかを記憶することである。ダーティメモリ４４は １ビツト長メモリであり、このメモリ内の各ビット態（「ダーティ」又は「クリ ーン」）が記憶される。これには、読出し書込み用メモリ４０への全ての「書き 込み」データ転送が、自動的にダーティメモリ４４内の対応するビットが「ダー ティ」状態に設定される結果となることが必要である。ダーティメモリ４４は、 プロセッサ３８とメモリ４０との間で動作する通常のアドレス変換器３９によっ て供給される変換されたアドレスに基づいて、メモリ４０に書込みアクセスを記 録するＵＪ記プロセッサの一部分を構成することがある）。

ダーティメモリ４４は、読出し書込み用メモリ４０に接続されたアドレス線の最 上位１６に接続された一群の１６本のアドレス線３３４を有する（これらは専用 バス２８のアドレス線である）。別言すれば、読出し書込み用メモリ４０は、６ ５，５３６の「ページ」に分割されたとみなすことができ、これらのいずれかの ページへのアクセスは、ダーティメモリ４４のアドレス線３４４にアドレスが明 確に表れる結果となる。

また、前記ダーティメモリは、データ線３４Ｇ、「選択」線３４８、及び「書込 みイネーブル」線３５０を有する。データ線３４６は双方向性バッファ３５２を 介して専用バス２８に接続されている。このバッファは、その２つの伝送方向に 「イネーブル」入力３５４．３５６を有する。

また、データ線３４６と＋５ボルト線２３２との間にプルアップ抵抗３５８が接 続され、それによってバッファ３５２又はダーティメモリ４４のいずれもが線３ ４６を駆動しない場合に、この線が論理「１」レベルになる。このような状況は 、読出し書込み用メモリ４０へのデータ転送の際に生じる。

「選択」、「書込みイネーブル」、及び「バッファイネーブル」線３４８．３５ ０．３５４．３５６は、全て制御論理ブロック３６がらの出力に接続されている 。前記論理方程式に於ける対応する項は、ｒｄｉｒｌ：ｙｃｓＪ、ｒｄｉｒｔｙ 　ｗｅＪ、ｒｄｉｒｔｙ　ｂｗｅＪ、及びｒｄｉｒｔｙ　ｏｅＪである。これら 各項は、線３６０を介してアドレスデコーダ８８から到来し、ダーティメモリ４ ４への「正常な」アクセスを知らせる制御論理３Ｇへのｒｐ　ａｉｒｐｙＪ入力 に依存する。しかし、更に、前記ｒｄｉｒｔｙ　ｃｓＪ項及びｒｄｉｒｔｙ　ｗ ｅＪ項は、読出し書込み用メモリ４０への書込みデータ転送の際に活動状態にな る（アドレスデコーダ８８からの線３６２に於ける信号ｒｄｒａｍＪ、及びＣＰ Ｕ３８からの信号ｒｕ　ｔｓＪ及びｒｕ　ｗｒｉｔｅＪとによって示される）。

このような書込みデータ転送の際に前記ｒｄｉｒｔｙｂ　ｗ　ｅ　Ｊ項が活動状 、態でないため、データ線３４６は論理「１」になり、かつこのレベルは、ダー ティメモリ４４内に読出し書込み用メモリ４０のアクセスされているアドレスに 対応する位置に書込まれる。

ダーティメモリ４４によって供給される前記情報によって、ｃｐｕセットの再統 合の際に前記メモリの内容を複写するために対話方法を用いることができる。こ の方法には次のステップが含まれる。まず、前記ダーティメモリの全ビットを「 １」に設定する。次にこのメモリの中を走査し、かつ「１」であるビット毎に前 記ビットを代わりに「０」に設定し、かつ再統合されている前記ＣｐｌＪセット に読出し書き込み用メモリ４０の対応するページを複写する。次に、この走査を 繰り返すことによって、新たに汚れた全てのページの新しい内容を複写する。（ 複写された後に、ページが再び汚れた状態になる確率は、前記コンピュータがマ ルチタスキング・オペレーティングシステムを有し、かつこの対話式複写方法は 、前記コンピュータによって実行されている多数のタスクの中の単に１つに過ぎ ず、該コンピュータの処理能力をインクリーピング式に共用しているので、複写 した後にページが再び汚れた状態になる虞れが生じる。）このようにしてダーテ ィメモリ４４の走査を何度か繰り返した後、汚れたページの数が相当小さくなり 、かつ前記オペレーティングシステムが一時的に中断されて、前記ｃｐｕセット の再統合の残りのステージが実行される。

これら再統合の残りのステージは、次のようにまとめられる。

６１１記ｃｐｕセツトのハードウェアの幾つか又は全部の状態のメモリイメージ （読出し書込み用メモリ４０内）メモリイメージを生成する。例えば、一般にレ シーバ／トランスミッタ４８、タイマ５０、制御レジスタ５２、及び制御論理３ ６のレジスタの内容を記録することが必要になる。

「ダーティ」メモリ４４によって汚れていると示されるメモリ４０の全てのペー ジを前記新しいｃｐｕセットに複写する。この複写は常に、先のステップによっ てメモリイメージが生成されたばかりのページを含むことになる。

ここで、前記マスタｃｐｕセットが全ｃｐｕセット（それ自身を含む）を完全に 同期してリセットさせる。これによって、前記ｃｐｕセットの全ハードウェアが 、全ｃｐｕセット（リセット後にソフトウェアによって初期状態にされ得るハー ドウェアの部分があれば、それを除く）について同一である周知の状態になる。

前記リセット後に（全ｃｐｕセットに同期して）実行されるソフトウェアの中に 、前記セットのハードウェア状態のメモリイメージを含むメモリ４０の部分を読 出し、かつこのメモリイメージを用いて前記ノ１−ドウエアを、前記オペレーテ ィングシステムが中断された時にあった状態に戻すルーチンがある。

最後に、前記オペレーティングシステムは、前記マスタｃｐｕセットが、前記シ ステム力呻断した時と全く同じ状態で、かつ新たに再統合されたｃｐｕセットが ０１１記マスクと完全に同期して稼動しつつ、オペレーションを再開できるよう になる。

上述した各ステップの中で、第３のステップ（前記ｃｐｕセ・ノドへの同期リセ ット処理）には、前記ｃｐｕセットが特別のｌ）−ドウエアの特徴を有すること を必要とする。これらの特徴は第１６図に示されている。

このハードウェアは、同期バス２６に線３６４を有する。各ｃｐｕセットに於い て、線３６４はバッファ３６６の入力、及びその「イネーブル」人力が「マスク 」線５６に接続された３状態バツフア３６８の出力の双方に接続されており、そ れによって前記［マスタＪ　ｃｐｕセットのみが線３６４を駆動することができ る。前記「マスタＪ　ｃｐｕセットによる線３６４の活動化は、実際に前記ｃｐ ｕセットのリセット処理をトリガする事象である。しかし、ｃｐｕセットのハー ドウェアのリセットは、それ自身をリセットすることによって線３６４の信号に 応答するため、ソフトウェアコマンドによって［武装Ｊ　（ａｒｍｅｄ）されて いなければならない。

同期バス２６の線３６４の駆動に関連する前記ハードウェアの部分は、制御・状 態レジスタ５２の出力からＤ型フリップフロップ３７２のＤ（データ）に人力に 接続された線３７０である。このフリップフロップは、そのクロック入力が、ク ロック回路１００からタロツク信号を搬送する線３７４に接続され、それによっ て前記フリップフロップは前記Ｃｐｕセットに於ける他の事象と同期して状態を 変化させる。前記フリップフロップのＱ出力が線３７６を介してバッファ３６８ のデータに入力に送られることによって、線３６４を活動化させるのに必要なこ とは、制御・状態レジスタ５２への書き込みだけである。

線３６４に応答するハードウェアには、その出力が別のｐ型フリップフロップ３ ７８のＤ入力に接続されたバッファ３６６が含まれる。このフリップフロップも 同様に線３７４からクロック信号を受け取る。このフリップフロップからのＱ出 力は、線３８０によって制御論理ブロック３６に接続されている。前記論理方程 式に於ける対応する項は、ｒｓｂｓｒＪである。この項は、論理項ｒｓｙｎｃ　 ａｒｍＪと共に（前記制御・状態レジスタから線３８４を介して制御論理３６が 受け取る信号に対応する）、出力論理項ｒｓｙｎｃｒｅｓｅｔＪを制御する。制 御論理３６からの対応する出力は、ｃｐｕセ・ソトの再統合を実現するの（こ１ ノセツトを必要する０１１記ｃｐｕセツトの全部分に接続された線３８２（こ現 れる。論理項ｒｓｂ　ｓｒＪ、ｒｓｙｎｃ　ａｒｍＪ及び「５ｙｎｃｒｅｓｅｔ Ｊ間の関係は、第１７図の状態遷移図によって示されてし）る。

…Ｊ２ｃｐｕセットの正常動作時には、制御論理３６が状態Ｓ６５になる。

ここで、両輪理項ｒｓｂ　ｓｒＪ及びｒｓｙｎｃ　ａｒｍＪが活動状態になる場 合には、前記論理が、ｒｓｙｎｃｒｅｓｅｔＪ信号が活動状態になる状態ＳＯに 変化する。次に前記論理は、制御論理３６から受け取る各クロックパルス毎に１ ステツプずつ、状態Ｓ１から３６４へ順に進む。前記ｒ　ｓ　ｙ　ｎ　ｃ　ｒ　 ｅ　ｓ　ｅ　ｔ　ｊ項は、状態３６３を含めて状態３６３まで活動状態のままで あるが、前記論理が状態Ｓ６４に到達すると、前記ｒｓｙｎｃ　ｒｅｓｅ　ｔＪ 項は非活動化され、かつ前記ｃｐｕセ・ントのハードウェアの他の部分がリセッ トから抜は出ることによって、ＣＰＵ３８が読出し専用メモリ４２からのコード を実行し始める。制御論理３６は、ＣＰＬＩ３８によって実行される最初の動作 の１つとなる、前記ｒｓｙｎｃ　ａｒｍＪ項が否定されるまで、状態Ｓ６４のま まである。

この後、制御論理３６は状態Ｓ６５に戻る。

ｒｓｙｎｃ　ａｒｍＪ信号の目的は、同期ノくス２６に於ける線３６４の故障に よって不注意にｃｐｕセット２０．２２．２４のリセ・ノドを生じさせないよう にすることである。このような不注意なリセ・ントが可能な場合には、線３６４ は好ましくない故障の位置を１つ示すことになる。

状態の定鳳 ｂ　ｒｐｅ　ｍ　ｂ　ｄｔ、ａ　＆　！ａｏｋ　＆　！ｕ　ｗｒｉｔｅ　；娼［ （２Ｐ１Ｌｌ」 ｄ−ｒｅａｌ　ｔｉｐ　＝　ｒｅａｌ　ｔｉｐ　；ｉｄｏ　＝　ｒｅａ１３ｉｐ 　＆　ｕ　ｏｗｎｅｒ　Ｉｔ　（Ｓｌ　ｌ　；ｂｕｓ−ａｃｃｅｓｓ　＝　５ｒ ｂｕｓ　ａｓ　＆　ａｄｄｒｅｓｓ　ｍａｔｃｈ　’；ｓ　ｕｎｌｏｃｋｅｄ　 ＝　ｕｎｌｏｃｋｅｄ　；ｄｂｒ　５ｉｑｎｏ　＝　ｂｒ　５ｉｑｎｏ　；ｄｂ ｒ　５１ｇｎ１　＝　ｂｒ　５ｉｑｎｌ　；ｄｂｒ　５ｉｑｎ２　＝　ｂｒ　５ ｉｑｎ２　；５ｙｎｃｒｅｓｅｔ　＝　Ｓｏ　６３　；政Ａ入カ マスター（ＦＦから） ｂｕｓ　ｏｋｏ／ｌ／２　（Ｂハスがり）！ｒｅａｌ−ｔｉｐ　＋　！ｕ−ｏｗ ｎｅｒ〉　〉 似　。。

Claims (10)

【特許請求の範囲】
1. １．主データバスと、関連する読出し書き込み用メモリをそれぞれ有する複数の プロセッサ手段とからなり、前記各プロセッサ手段が、ローカルデータバスと、 前記ローカルデータバスを前記主データバスに相互接続するデータ転送インタフ ェースとを有し、前記データ転送インタフェースが、前記主データバスに存在す るデータ及び／又はアドレスを、前記各ローカルデータバスに存在するデータ及 び／又はアドレスと比較するように構成され、かつ更に比較した前記データ及び ／又はアドレスに何らかの不整合が検出されると、前記全プロセッサ手段に割込 み信号を印加するように構成されたコンパレータ手段からなることを特徴とする フォールトトレラント・コンピュータシステム。
2. ２．各中央処理手段が、更にその前記ローカルデータバスに接続された第１の複 数のハードウェア要素からなり、前記コンパレータ手段が、前記主データバスに あるデータを前記ローカルデータバスにあるデータと比較し、かつそれに応答し て復数の状態出力信号を生成し、前記データ転送インタフェース即ち第１バスイ ンタフェースの一部分であるパリティ検査回路からなり、前記パリティ検査回路 が、前記主データバスのデータ線を監視し、かつそれに応答してパリティ出力信 号を生成し、前記パリティ出力信号が、前記コンパレータ手段への入力信号とし て使用され、第２のバスインタフェースを介して前記ローカルデータバスに接続 された専用データバスと、前記専用データバスに接続された第２の複数のバード ウェア要素と、他の前記中央処理手段の中央処理装置と概ね同期して動作する中 央処理装置と、前記第１及び第２のマスインタフェースに接続されかつそれらを 制御する制御論理回路とからなり、前記制御論理回路が、他の全ての前記中央処 理手段から前記状態出力信号を入力信号として受け取り、かつそれに応答して、 故障が生じているかどうかを前記中央処理装置に示す制御論理出力信号を生成す ることを特徴とする第１請求項に記載のフォールトトレラント・コンピュータシ ステム。
3. ３．前記各中央処理装置が、６８０４０集積回路からなることを特徴とする第２ 請求項に記載のフォールトトレラント・コンピュータシステム。
4. ４．前記第１の複数のハードウェア要素が、第１の読出し書き込み用メモリと、 読出し専用メモリと、第２の読出し書き込み用メモリとからなることを特徴とす る第２請求項又は第３請求項に記載のフォールトトレラント・コンピュータシス テム。
5. ５．前記第２の読出し書き込み用メモリが、データが書き込まれている前記第１ の読出し書き込み用メモリ内の記憶場所に対応して情報を記憶するためのダーテ ィ読出し書き込み用メモリからなり、前記ダーティ読出し書き込み用メモリによ って、ある前記中央処理手段から別の前記中央処理手段への複写が容易になるこ とを特徴とする第３請求項又は第４請求項記載のフォールトトレラント・コンピ ュータシステム。
6. ６．前記第２の複数のバードウェア要素が、読出し書き込み用メモリと、非同期 レシーバ／トランスミッタ回路と、タイマ回路と、複数の制御・状態レジスタと 、別の読出し書き込み用メモリとからなることを特徴とする第４請求項又は第５ 請求項に記載のフォールトトレラント・コンピュータシステム。
7. ７．前記別の読出し書き込み用メモリが、欠陥を有する又は存在しないコンピュ ータサブシステムを有する前記主データバスのインタフェーススロットに対応し て情報を記憶するように構成されていることを特徴とする第６請求項に記載のフ ォールトトレラント・コンピュータシステム。
8. ８．前記非同期レシーバ／トランスミッタ回路が、ＲＳ−２３２インタフェース を提供する２６９２集積回路からなることを特徴とする第６請求項又は第７請求 項に記載のフォールトトレラント・コンピュータシステム。
9. ９．前記タイマ回路が９５１３集積回路からなることを特徴とする第６請求項乃 至第８請求項のいずれか記載のフォールトトレラント・コンピュータシステム。
10. １０．コンピュータサブシステムを相互接続するための複数のインタフェースス ロットを有する主データパスと、前記インタフェーススロットによって前記主デ ータバスに接続された複数のコンピュータサブシステムと、概ね同期して動作す る複数の中央処理モジュールとからなり、前記中央処理モジュールが、前記主デ ータバスからの読出し及び該バスヘの書込みを行うことができるマスタ中央処理 モジュールを有し、前記マスタ中央処理モジュールが、最初に前記中央処理モジ ュールの中から任意に選択され、前記各中央処理モジュールが、前記主データバ スにあるデータを前記中央処理モジュールの副バスにあるデータと前記中央処理 モジュールが比較し、かつそれに応答して状態出力信号を生成することができる ようにする手段からなり、前記中央処理モジュールを相互接続する同期バスを備 え、前記同期バスが、前記各中央処理モジュールから他の前記各中央処理モジュ ールに前記状態出力信号を伝送する信号線からなり、ハードウェアの効果を減少 させるようにしたことを特徴とするフォールトトレラント・コンピュータシステ ム。