JPH0821012B2 - ダイレクトメモリアクセスの系切替装置 - Google Patents
ダイレクトメモリアクセスの系切替装置Info
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- JPH0821012B2 JPH0821012B2 JP62143173A JP14317387A JPH0821012B2 JP H0821012 B2 JPH0821012 B2 JP H0821012B2 JP 62143173 A JP62143173 A JP 62143173A JP 14317387 A JP14317387 A JP 14317387A JP H0821012 B2 JPH0821012 B2 JP H0821012B2
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- direct memory
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- bus
- central processing
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は２重化構成の中央処理装置を備えるデータ処
理システムに係り、特に、下位装置からのダイレクトメ
モリアクセス処理中に障害が発生したとき下位装置への
障害波及を回避するのに好適なダイレクトメモリアクセ
スの系切替装置に関する。
理システムに係り、特に、下位装置からのダイレクトメ
モリアクセス処理中に障害が発生したとき下位装置への
障害波及を回避するのに好適なダイレクトメモリアクセ
スの系切替装置に関する。
従来のデータ処理システムでは、特開昭61−133457号
公報記載のように、複数の下位装置対応にマスクレジス
タを設け、各マスクレジスタの設定，解除を中央処理装
置からのソフト指示のみにより行ない、各下位装置から
のダイレクトメモリアクセスをマスクする構成となって
いる。
公報記載のように、複数の下位装置対応にマスクレジス
タを設け、各マスクレジスタの設定，解除を中央処理装
置からのソフト指示のみにより行ない、各下位装置から
のダイレクトメモリアクセスをマスクする構成となって
いる。
上記従来技術は、障害発生時における対策については
配慮がなされていない。従って、ダイレクトメモリアク
セス処理中に、データ処理システムのシステムデータバ
ス側に障害が発生したときは、中央処理装置からソフト
ウェアにより各マスクレジスタ毎に設定指示を与える必
要がある。このようにしないと、ダイレクトメモリアク
セスによるメモリのリード／ライト動作が保証されず、
障害が複数の下位装置に波及してしまい、システムに重
大な影響を与えることになる。このように、従来のデー
タ処理システムでは、中央処理装置の負担が大きいとい
う問題がある。
配慮がなされていない。従って、ダイレクトメモリアク
セス処理中に、データ処理システムのシステムデータバ
ス側に障害が発生したときは、中央処理装置からソフト
ウェアにより各マスクレジスタ毎に設定指示を与える必
要がある。このようにしないと、ダイレクトメモリアク
セスによるメモリのリード／ライト動作が保証されず、
障害が複数の下位装置に波及してしまい、システムに重
大な影響を与えることになる。このように、従来のデー
タ処理システムでは、中央処理装置の負担が大きいとい
う問題がある。
本発明の目的は、障害発生時に障害波及を防止し、し
かもダイレクトメモリアクセス再開を容易且つ確実に行
ない、中央処理装置の負担を軽減するダイレクトメモリ
アクセスの系切替装置を提供することにある。
かもダイレクトメモリアクセス再開を容易且つ確実に行
ない、中央処理装置の負担を軽減するダイレクトメモリ
アクセスの系切替装置を提供することにある。
上記目的は、２重化構成の中央処理装置のデータ入出
力ポートであるシステムデータバスに接続されると共
に、複数の下位装置のデータ入出力ポートであるローカ
ルデータバスにも接続され、複数の下位装置からのダイ
レクトメモリアクセスのバスアビトレーションを行なう
データ処理システムにおいて、ダイレクトメモリアクセ
ス動作中の障害を監視する障害監視検出手段と、障害検
出時に全ての下位装置からのダイレクトメモリアクセス
要求を前記障害監視検出手段からの指示によりマスクし
障害復旧後に前記中央処理装置からの指示のみにより解
除されるマスクレジスタとを設けることで達成される。
力ポートであるシステムデータバスに接続されると共
に、複数の下位装置のデータ入出力ポートであるローカ
ルデータバスにも接続され、複数の下位装置からのダイ
レクトメモリアクセスのバスアビトレーションを行なう
データ処理システムにおいて、ダイレクトメモリアクセ
ス動作中の障害を監視する障害監視検出手段と、障害検
出時に全ての下位装置からのダイレクトメモリアクセス
要求を前記障害監視検出手段からの指示によりマスクし
障害復旧後に前記中央処理装置からの指示のみにより解
除されるマスクレジスタとを設けることで達成される。
全ての下位装置をマスクするマスクレジスタは、障害
発生時にこれを障害監視を常時行なっているハードウェ
アが検出した時点で自律的に各下位装置からのダイレク
トメモリアクセスを全て即座にマスクする。これによ
り、障害波及が防止されると共に、新現用系となった中
央処理装置へのダイレクトメモリアクセス再開も容易に
なる。そして、マスクレジスタは、系切替後の障害復旧
時に中央処理装置からの指示によりマスク解除を行な
う。これにより、障害系は予備系として現用系をバック
アップする。
発生時にこれを障害監視を常時行なっているハードウェ
アが検出した時点で自律的に各下位装置からのダイレク
トメモリアクセスを全て即座にマスクする。これによ
り、障害波及が防止されると共に、新現用系となった中
央処理装置へのダイレクトメモリアクセス再開も容易に
なる。そして、マスクレジスタは、系切替後の障害復旧
時に中央処理装置からの指示によりマスク解除を行な
う。これにより、障害系は予備系として現用系をバック
アップする。
以下、本発明に一実施例図を参照して説明する。
第２図はデータ処理システムの構成図である。第２図
において、中央処理装置1,バス制御装置２は２重化構成
であり、メモリ間の転送処理をするため、中央制御装置
間は交路バス６を有している。中央制御装置１とバス制
御装置２間はシステムデータバス３を介して接続され、
バス制御装置２の配下には、複数の下位装置５がローカ
ルデータバス４を介して接続されている。
において、中央処理装置1,バス制御装置２は２重化構成
であり、メモリ間の転送処理をするため、中央制御装置
間は交路バス６を有している。中央制御装置１とバス制
御装置２間はシステムデータバス３を介して接続され、
バス制御装置２の配下には、複数の下位装置５がローカ
ルデータバス４を介して接続されている。
第３図は、ダイレクトメモリアクセスの処理ルート図
である。下位装置５は、ダイレクトメモリアクセス要求
をローカルデータバス４を介してバス制御装置２へ行な
う。バス制御装置２は、バスアビトレーション回路７に
て、複数の下位装置５からのダイレクトメモリアクセス
要求を競合整理したのち、システムデータバス３を介し
て中央処理装置１に同じくダイレクトメモリアクセス要
求を行なう。
である。下位装置５は、ダイレクトメモリアクセス要求
をローカルデータバス４を介してバス制御装置２へ行な
う。バス制御装置２は、バスアビトレーション回路７に
て、複数の下位装置５からのダイレクトメモリアクセス
要求を競合整理したのち、システムデータバス３を介し
て中央処理装置１に同じくダイレクトメモリアクセス要
求を行なう。
このとき、バス制御装置２は、アンサデータが戻って
くるまでタイムオーバ検出回路10で監視を行う。また、
中央処理装置１は、パリティチェック部８でパリティ照
合を行ない、正しければ次にキー番号チェック部９にお
いて、バス制御装置２毎に設定してあるキー番号とダイ
レクトメモリアクセスデータのキー番号とを照合し、正
しければ、バス制御装置２にシステムデータバス３を介
してアンサデータを返送する。
くるまでタイムオーバ検出回路10で監視を行う。また、
中央処理装置１は、パリティチェック部８でパリティ照
合を行ない、正しければ次にキー番号チェック部９にお
いて、バス制御装置２毎に設定してあるキー番号とダイ
レクトメモリアクセスデータのキー番号とを照合し、正
しければ、バス制御装置２にシステムデータバス３を介
してアンサデータを返送する。
バス制御装置２は、パリティチェック部11でアンサデ
ータのパリティ照合を行ない、正しければ下位装置５に
ローカルデータバス４を介してアンサデータを返送し、
ダイレクトメモリアクセス動作を終了する。
ータのパリティ照合を行ない、正しければ下位装置５に
ローカルデータバス４を介してアンサデータを返送し、
ダイレクトメモリアクセス動作を終了する。
一方、中央処理装置１は、バス制御装置２−中央処理
装置１間のパリティチェックを行なうパリティチェック
部８でエラーが検出された場合と、キーチェック部９で
エラーが検出された場合には、バス制御装置２の障害受
信部12に障害通知をする。
装置１間のパリティチェックを行なうパリティチェック
部８でエラーが検出された場合と、キーチェック部９で
エラーが検出された場合には、バス制御装置２の障害受
信部12に障害通知をする。
さらに、バス制御装置２は、中央処理装置１−バス制
御装置２間パリティチェック部11でエラーが検出された
場合や、タイムオーバ検出回路10でタイムオーバになっ
た場合も同じく障害受信部12に、障害通知を行う。
御装置２間パリティチェック部11でエラーが検出された
場合や、タイムオーバ検出回路10でタイムオーバになっ
た場合も同じく障害受信部12に、障害通知を行う。
障害受信部12は、障害通知があったとき、バスアビト
レーション回路７の停止制御および下位装置５に対して
障害通知を行なう。障害通知を受信した下位装置５は、
ALM信号を作成し、ALM信号でバス制御装置２の割り込み
点火部13に対し起動をかける。ALM信号を受信した割り
込み点火部13は、さらに中央処理装置１の割り込み受信
部14に通知し、ソフトの障害処理プログラムを起動させ
る。
レーション回路７の停止制御および下位装置５に対して
障害通知を行なう。障害通知を受信した下位装置５は、
ALM信号を作成し、ALM信号でバス制御装置２の割り込み
点火部13に対し起動をかける。ALM信号を受信した割り
込み点火部13は、さらに中央処理装置１の割り込み受信
部14に通知し、ソフトの障害処理プログラムを起動させ
る。
第１図は、各バス制御装置内に設けられた障害識別装
置とダイレクトメモリアクセス系切替装置の構成図であ
る。ダイレクトメモリアクセス系切替装置は、下位装置
５対応に設けたマスクレジスタ16およびアクセス停止ゲ
ート17と、障害受信部12を含む前記各チェック部8,9,1
0,11等から構成される。各マスクレジスタ16の設定端子
は、全て相互に接続され、ここに、障害受信部12から障
害別に出力されるキーエラー信号，パリティエラー信
号，タイムオーバー信号等や、中央処理装置からのソフ
ト設定信号が入力するようになっている。つまり、これ
らの信号のいづれか１つでも入力すると、全部のマスク
レジスタ16がマスク信号を対応するアクセス停止ゲート
17に送り、全下位装置５とバスアビトレーション回路７
との接続が遮断される。また、全マスクレジスタ16の解
除端子は全て相互に接続され、ここに中央処理装置から
の解除指示信号が入力するようになっている。従って、
中央処理装置からの１つの解除指示により、全マスクレ
ジスタ16が解除され、各下位装置５のダイレクトメモリ
アクセス要求線とバスアビトレーション回路７とが接続
される。
置とダイレクトメモリアクセス系切替装置の構成図であ
る。ダイレクトメモリアクセス系切替装置は、下位装置
５対応に設けたマスクレジスタ16およびアクセス停止ゲ
ート17と、障害受信部12を含む前記各チェック部8,9,1
0,11等から構成される。各マスクレジスタ16の設定端子
は、全て相互に接続され、ここに、障害受信部12から障
害別に出力されるキーエラー信号，パリティエラー信
号，タイムオーバー信号等や、中央処理装置からのソフ
ト設定信号が入力するようになっている。つまり、これ
らの信号のいづれか１つでも入力すると、全部のマスク
レジスタ16がマスク信号を対応するアクセス停止ゲート
17に送り、全下位装置５とバスアビトレーション回路７
との接続が遮断される。また、全マスクレジスタ16の解
除端子は全て相互に接続され、ここに中央処理装置から
の解除指示信号が入力するようになっている。従って、
中央処理装置からの１つの解除指示により、全マスクレ
ジスタ16が解除され、各下位装置５のダイレクトメモリ
アクセス要求線とバスアビトレーション回路７とが接続
される。
障害識別装置は、障害受信部12から出力される障害通
知対応に設けた障害原因レジスタ15と、これらの障害要
因レジスタ対応に設けられた２入力アンドゲート18から
成る。各障害要因レジスタ15は対応する障害通知信号に
より設定され、全障害要因レジスタ15は中央処理装置か
らのソフト指示により一斉に解除されるようになってい
る。また、各アンドゲート18は、対応する障害要因レジ
スタ15の出力と中央処理装置からのソフト読取信号との
論理積をとりその結果を中央処理装置に送るようになっ
ている。これにより、中央処理装置は障害の識別ができ
る。
知対応に設けた障害原因レジスタ15と、これらの障害要
因レジスタ対応に設けられた２入力アンドゲート18から
成る。各障害要因レジスタ15は対応する障害通知信号に
より設定され、全障害要因レジスタ15は中央処理装置か
らのソフト指示により一斉に解除されるようになってい
る。また、各アンドゲート18は、対応する障害要因レジ
スタ15の出力と中央処理装置からのソフト読取信号との
論理積をとりその結果を中央処理装置に送るようになっ
ている。これにより、中央処理装置は障害の識別ができ
る。
斯かる構成を備えるバス制御装置２は、ダイレクトメ
モリアクセス処理中は障害受信部12において各種の障害
受付状態になっている。そして、各障害が発生した時点
において、ダイレクトメモリアクセス要求マスクレジス
タ16を設定すると共に、各障害要因レジスタ15も設定す
る。各障害要因は、前述したようにパリティエラー，タ
イムオーバ，キーエラー等がある。マスクレジスタ16が
設定されるとアクセス停止ゲート17によりバスアビトレ
ーション回路７への入力が停止し、全ての下位装置５の
ダイレクトメモリアクセスが停止動作する。
モリアクセス処理中は障害受信部12において各種の障害
受付状態になっている。そして、各障害が発生した時点
において、ダイレクトメモリアクセス要求マスクレジス
タ16を設定すると共に、各障害要因レジスタ15も設定す
る。各障害要因は、前述したようにパリティエラー，タ
イムオーバ，キーエラー等がある。マスクレジスタ16が
設定されるとアクセス停止ゲート17によりバスアビトレ
ーション回路７への入力が停止し、全ての下位装置５の
ダイレクトメモリアクセスが停止動作する。
その後、割り込みにて起動された障害処理プログラム
によりソフト読取信号がアンドゲート18に発せられ、障
害要因レジスタ15の読み取りが行なわれ障害の識別が行
なわれる。
によりソフト読取信号がアンドゲート18に発せられ、障
害要因レジスタ15の読み取りが行なわれ障害の識別が行
なわれる。
一方、中央処理装置１は交路バス６を介しメモリの転
送処理を常時行なっており、また、ダイレクトメモリア
クセスは停止しているので、系切替動作は容易に行なわ
れる。系切替後は、連続してダイレクトメモリアクセス
が可能となるので、システムに重大な影響を与える事な
くサービスが提供できる。
送処理を常時行なっており、また、ダイレクトメモリア
クセスは停止しているので、系切替動作は容易に行なわ
れる。系切替後は、連続してダイレクトメモリアクセス
が可能となるので、システムに重大な影響を与える事な
くサービスが提供できる。
また、障害系となった系は、障害処理プログラムにて
障害要因の識別が行なわれ障害が修復した後にマスクレ
ジスタ16の解除を行なうことで、予備系へ移行する。
障害要因の識別が行なわれ障害が修復した後にマスクレ
ジスタ16の解除を行なうことで、予備系へ移行する。
本実施例は、複数の下位装置５がローカルデータバス
上にマルチ接続される場合であるが、第４図に示す様に
ローカルデータバス４にスター接続した場合でも、本実
施例と同様の処理が行なえる。
上にマルチ接続される場合であるが、第４図に示す様に
ローカルデータバス４にスター接続した場合でも、本実
施例と同様の処理が行なえる。
また、第５図に示すように、システムデータバス３に
複数のバス制御装置２が接続される場合は、中央処理装
置側にダイレクトメモリアクセスマスクレジスタを設け
る事により、障害波及が複数のバス制御装置に及ぶ事は
なくなり、ダイレクトメモリアクセスの再開処理が行な
える。
複数のバス制御装置２が接続される場合は、中央処理装
置側にダイレクトメモリアクセスマスクレジスタを設け
る事により、障害波及が複数のバス制御装置に及ぶ事は
なくなり、ダイレクトメモリアクセスの再開処理が行な
える。
さらに、第６図に示すように、下位装置５がバス制御
装置２の配下にではなく、バスアビトレーション機能を
持った下位装置５′に収容される場合でも、バスアビト
レーション機能を持った下位装置５′に第１図に示すよ
うなマスクレジスタを設ける事により、下位装置５′に
収容されている下位装置５に障害が波及する事を防止で
きる。尚、第４図〜第６図では、２重化構成部分を省略
してある。
装置２の配下にではなく、バスアビトレーション機能を
持った下位装置５′に収容される場合でも、バスアビト
レーション機能を持った下位装置５′に第１図に示すよ
うなマスクレジスタを設ける事により、下位装置５′に
収容されている下位装置５に障害が波及する事を防止で
きる。尚、第４図〜第６図では、２重化構成部分を省略
してある。
また、第４図ど第６図の組合せのシステム構成におい
ても、バス制御装置とバスアビトレーション機能を持つ
下位装置にダイレクトメモリアクセス要求マスクレジス
タを設ける事により同様の処理が行なえる。このように
第2,4,5,6の各図の様々な組合せのシステム構成におい
ても、バスアビトレーション機能を持つ装置において、
ダイレクトメモリアクセスマスクレジスタを設ける事に
より本実施例と同様の処理が行なえる。
ても、バス制御装置とバスアビトレーション機能を持つ
下位装置にダイレクトメモリアクセス要求マスクレジス
タを設ける事により同様の処理が行なえる。このように
第2,4,5,6の各図の様々な組合せのシステム構成におい
ても、バスアビトレーション機能を持つ装置において、
ダイレクトメモリアクセスマスクレジスタを設ける事に
より本実施例と同様の処理が行なえる。
本発明によれば、ダイレクトメモリアクセス転送処理
において生じた障害により、複数の下位装置に障害波及
する事はなく、系切替後にダイレクトメモリアクセスの
再開処理が出来るので、システムの連続運転が出来る効
果がある。
において生じた障害により、複数の下位装置に障害波及
する事はなく、系切替後にダイレクトメモリアクセスの
再開処理が出来るので、システムの連続運転が出来る効
果がある。
第１図は本発明の一実施例に係るバス制御装置内の要部
構成図、第２図は、データ処理システムの構成図、第３
図はダイレクトメモリアクセス処理ルート図、第４図，
第５図，第６図は夫々第２図に示すデータ処理システム
とは異なる構成のデータ処理システムを示す図である。 １……中央処理装置、２……バス制御装置、 ３……システムデータバス、 ４……ローカルデータバス、 ５……下位装置、６……交路バス、 ７……バスアビトレーション回路、 8,11……パリティチェック部、 ９……キー番号チェック部、 10……タイムオーバ検出回路、 12……障害受信部、16……マスクレジスタ、 17……アクセス停止ゲート。
構成図、第２図は、データ処理システムの構成図、第３
図はダイレクトメモリアクセス処理ルート図、第４図，
第５図，第６図は夫々第２図に示すデータ処理システム
とは異なる構成のデータ処理システムを示す図である。 １……中央処理装置、２……バス制御装置、 ３……システムデータバス、 ４……ローカルデータバス、 ５……下位装置、６……交路バス、 ７……バスアビトレーション回路、 8,11……パリティチェック部、 ９……キー番号チェック部、 10……タイムオーバ検出回路、 12……障害受信部、16……マスクレジスタ、 17……アクセス停止ゲート。
Claims (1)
- 【請求項１】２重化構成の中央処理装置のデータ入出力
ポートであるシステムデータバスに接続されると共に、
複数の下位装置のデータ入出力ポートであるローカルデ
ータバスにも接続され、複数の下位装置からのダイレク
トメモリアクセスのバスアビトレーションを行なうデー
タ処理システムにおいて、ダイレクトメモリアクセス動
作中の障害を監視する障害監視検出手段と、障害検出時
に全ての下位装置からのダイレクトメモリアクセス要求
を前記障害監視検出手段からの指示によりマスクし障害
復旧後に前記中央処理装置からの指示のみにより解除す
るマスクレジスタとを備えて成ることを特徴とするダイ
レクトメモリアクセスの系切替装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62143173A JPH0821012B2 (ja) | 1987-06-10 | 1987-06-10 | ダイレクトメモリアクセスの系切替装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62143173A JPH0821012B2 (ja) | 1987-06-10 | 1987-06-10 | ダイレクトメモリアクセスの系切替装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63308658A JPS63308658A (ja) | 1988-12-16 |
| JPH0821012B2 true JPH0821012B2 (ja) | 1996-03-04 |
Family
ID=15332614
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62143173A Expired - Lifetime JPH0821012B2 (ja) | 1987-06-10 | 1987-06-10 | ダイレクトメモリアクセスの系切替装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0821012B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006195821A (ja) | 2005-01-14 | 2006-07-27 | Fujitsu Ltd | 情報処理システムの制御方法、情報処理システム、ダイレクトメモリアクセス制御装置、プログラム |
-
1987
- 1987-06-10 JP JP62143173A patent/JPH0821012B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63308658A (ja) | 1988-12-16 |
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