JPS61500043A - 制御チヤネルインタ−フエイス回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 制御チャネルインターフェイス回路 本発明は分散プロセッサシステムに関し、時に、マイクロプロセッサ制御形のボ ート回路と、分散プロセッサ通信システムの時分割バスとのインターフェイスに 関する。

発明の背景 データの処理を、中央のプロセッサとローカルプロセッサのグループとによって 分担する分散処理の技術は現在ではデジタル電話の加入者システムに応用されて いる。

このようなシステムでは、情報は通常の同期形データバスを介して中央プロセッ サとローカルプロセッサとの間で交換されるのが普通である。中央プロセッサで 管理されるか、あるいは分散プロセッサによって局所的に管理されるバスコンテ ンション方式においては、１つのローカルプロセッサによってバスに送出された 情報と、別のローカルプロセッサによって同じバスに送出された情報とが衝突す ることを防止しなければならない。このような方式では、ローカルプロセッサは バスへのアクセスを得るだめに、何らかのバス管理機構を用い、例えば情報を受 信するのにバス上の署名すなわちアドレスを認識する。通常はバス管理機構は情 報処理と交錯して行なわれ、バスのタイミング信号との同期が維持される。

バス管理機構は、規則的なものであっても、ローカルプロセッサの実時間処理能 力を減少させてしまう。たと２　１４則ＵＦｉｌ−５０００４３（２）当の部分 を消費してし甘う。このような環境では、障害検出タスクが障害のあるプロセッ サを検出してこれをサービスからはずすためケこけデータすなわち呼の処理を後 回しにする必要も生じる。

ジエー・シー・アントナジオ（Ｊ、　Ｃ，Ａｎｔｏｎａｃｃｉｏ　）等による米 国特許第４．２２３．３８０号に示されている分散マルチプロセッサ通信システ ムでは、プロセッサ間のバス管理の重負荷を中央処理システムで軽減する方式を 用いている。アントナジオ（Ａｎｔｏｎａｃｃｉｏ　）　によるバス管理方式は 、システムのタイムフレームの一部を、情報伝送のためにシステムの各プロセッ サモジュールに専用に割当てるという方法を取っている。プロセッサ間の通信は 、受信側のプロセッサがプロセッサ間ハスから情報を受信した時にアクルッジメ ント信号を送信することによって確認される。

発明の要旨 出願者等は状態部動形制御器を持った制御チャネルインターフェイス回路を設計 した。この回路は、ローカルプロセッサすなわちマイクロクンピユータ制御器と 中央の呼びプロセッサとの間での制御情報の検出、抽出及び送信のだめに、２重 システムハスの選択されたタイムスロットを監視する。

各システムフレームの制御タイムスロットのグループが、呼びプロセッサと制（ 財）チャネルインターフェイス回路との間での制御メツセージの伝送のために専 用に割当てられている。制御チャネルインターフェイス回路の各々ハシステムバ スを監視し、タイムスロット０においてバスからアドレス情報を抽出する。アド レスは特定の制御チャネルインターフェイス回路のアドレス（ボードアドレス） と、インターフェイス回路の１つのグループのアドレス（グループアドレス）の 両方が用いられる。

制御チャネルインターフェイス回路がタイムスロットゼロにおいてバス上にその ボードアドレスを認識すると、これに続くタイムスロット１−４においてバスか ら送られる情報を受信する。制御タイムスロット（０−４）においてバスから抽 出される情報は入力バッファに蓄えられ、このバッファは対応するマイクロプロ セッサ制御器によってアクセスされる。

グループアドレスは、呼びプロセッサがマイクロプロセッサ制御器のグループに 対して対応する制御チャネルインターフェイス回路を介してポーリングを行ない 、特定のマイクロプロセッサから制御情報を得る（動作要求）だめの手段である 。

呼びプロセッサに対して上りリンク伝送されるべきマイクロプロセッサの制御情 報は、制御チャネルインターフェイス回路の出力バッファに蓄えられる。呼びプ ロセッサからのポーリングを受けると、ポーリングを受けたグループ内で上りリ ンク伝送情送を持っている制御チャネルインターフェイス回路は、これに応動し て後続するタイムスロット２において１ヒツトの応答を送信スル。

こ゛の後、呼びプロセッサは、各制御チャネルインターフェイスに対し、ポーリ ングを受けた回路のボードアドレスと符号化された要求語をタイムスロット０− ２においてシステムバスに送出することによって上りリンク伝送を行なうよう知 らせる。その後、制御チャネルインターフェイス回路は、タイムスロットＯにお いてそのアドレスを認識すると、タイムスロット２−４においてその出力バッフ ァの内容をシステムバスに送出する。

さらに本回路の設計匠おいては、対応するマイクロプロセッサ制御器の動作可能 性を監視し、動作不可能となった時にローカルプロセッサがシステムハスにアク セスすることを防止する機能が組込まれている。ローカルプロセッサが動作不能 となった時にも情報の受信は続けられ、たとえばチャネルインターフェイス回路 がマイクロプロセッサをリスタートするＬう指示する命令のような、中央のプロ セッサからの命令を受け入れることができる。

図面の簡単な説明 本発明の動作と実現は以下の説明と次に説明する図面とによってより明確となろ う。

第１図は本発明を有利に利用できる通信システムポートを示す図であり、 第２図は本発明の一実施例をブロック図形式で示したものであり、 第３図は本発明で用いられる制御回路の詳細な図であリ、 第４図は上記制御回路で作られ、システムフレーム及びシステムタイムスロット の順をなす一連のクロック信号を示し、 第５図はそれぞれの分散プロセッサの動作可能性を監視する正当性制御回路を示 し、 第６図は制御回路の制御の下でシステムバスがら制御情報を受信するだめのバス 入力回路を示し、第７図は制御回路の制御の下でシステムバスｒ制御情報を送信 するだめのバス出力回路を示し、第８図は制御回路における入力と出力との関係 を示す状態図である。

一般的説明 以下に述べる本発明は、時分割（ＴＤＭ）共通バスを持つ分散プロセッサシステ ムに有利に組込むことができる。

第１図において、マイクロプロセッサ制御器２０２の制御の下でシステムポート ２００のサービスを受ける、電話端末のような多数の端末が示されている。シス テムポート回路２００の各々は、時分割（ＴＤＭ）バスＡ又はバスＢを介して、 呼びプロセッサ（図示していない）と通信する。

図示したように、ここに開示する本発明の目的である制御チャネルインターフェ イス（ＣＣＩ）回路２０３により、ポートマイクロプロセッサ２０２は内部のバ ス３２１又は３２２、及びバスＡ又はＢを介して外部の呼びプロセッサと通信す ることができる。

第２図は制御チャネルインターフェイス回路２０３を示しており、マイクロプロ セッサインターフェイスを介してマイクロプロセッサ２０２と非同期的に通信す るとともに、入力ラッチ回路ＴＤＢ　２０を介してＴＤＭデータバス３２１又は ハス３２２と同期的に通信する。マイクロプロセッサインターフェイス（以下Ｍ ＩＩＯと呼ぶ）は、後述するように、マイクロプロセッサ制御器２０２（第１図 ）が制御インターフェイス２０３の回路モジュール、例えばアドレスラッチ６５ 及び状態ラッチ４５とインターフェイスを取るだめの回路を含んでいる。さらに Ｍｌｌｏは、入力ラッチ回路ＴＤＢ　Ｉ　２０からの、長さ８ビツトのデータ６ ハイトを多リードハスＭＨＩを介してマイクロプロセッサ制御器２０２に送出す る回路を含んでいる。寸だ、マイクロプロセッサインターフェイス１０は、マイ クロプロセッサ制御器２０２からの制御情報をＴＤＭ出力ラッチ３０へ転送する 。これは要求に応じバス３２１又はバス３２２を介して、呼びプロセッサ（図示 していない）と上りリンク通信を行なうためである。この時マイクロプロセッサ 制御器２０２は、ＭＩ回路１０を介して状態ラッチ４５の特定のビット（ＡＣＴ ）をセットすることにより、この事実を制御チャネルインターフェイス２０３に 知らせる。この方法てより、インターフェイス回路２０３は、状態ラッチ４５の 動作ビット（ＡＣＴ）Ｉｃ従って、呼びプロセッサの動作要求に応動する。メツ セージ動作のみではなく、マイクロプロセッサ制御器２０２は正常性や動作可能 性などの回路動作の他の状態についてもＭ　Ｉ　、１０から要求を出すが、これ については後述する。

呼びプロセッサは、ＴＤＭバス３２１又はバス３２２を介して、制御チャネルイ ンターフェイス回路２０３の１つのグループに同時にポーリングを行なうことに よってマイクロプロセッサ制御器２０２のメツセージを得る。

ポーリング（グループ動作）要求は、システムＴＤＭバスＡ及びバスＢのタイム スロット２ロ（’ｒｓｏ）において呼びプロセッサ（図示していない）から送出 され、さらにバス３２１又はバス３２２の最上位ビット（ヒツト７）を論理１に セットすることにより、他のＴＳＯアドレス情報と区別されている。動作要求が アドレスされる制御チャネルインターフェイス回路２０３の上記グループはビッ ト位置３−６に現れる。ビット位置０−２は呼びプロセッサからの要求の種類を 指定する。

特定の制御チャネルインターフェイス回路２０３と通信して制御情報を渡すため に、呼びプロセッサは、その回路のホードアドレスをタイムスロットゼロにおい て送信する。たとえば、呼びプロセッサが上りリンク制御メツセージの受信が可 能になると、ＣＣｌ２０３の特定のＴＳＯホードアドレスが送られ、次いでタイ ムスロット２及び３において、バス３２１又はバス３２２に２つの制御メツセー ジが送られる。この後、次のタイムフレームにおいて１．制御チャネルインター フェイス２０３は、ＴＤＢ出力ラツチ３０に蓄えられていたマイクロプロセッサ 制御器２０２の制御メツセージを、タイムスロット２乃至４においてＴＤＭバス ３２１又はバス３２２へ送信する。インターフェイス回路２０３によってバス３ ２１又はバス３２２に送出された上りリンク制御メツセージは送られるべき上り リンクメツセージの数を指定している。これにより、呼びプロセッサは、これが インターフェイス２０３から受信すべき制御メツセージの数を知ることになる。

各制御チャネルインターフェイス回路２０３の動作とＴＤＭバス３２１又はバス ３２２のタイミングとの同期は、呼びプロセッサからそれぞれリートＦＭＥ及び ５ＣＬＫを介してシステムフレームパルス及び２メカへルックロックを各ＣＣｌ ２０３に供給することによって得られる。システムフレームパルス及びクロック パルスに応動して、制御回路５０はシステムフレーム内にタイムスロット０−６ を発生する。これはバス３２１又はハス３２２上でのタイムスロット０−６の一 発生に対応しており、ハス３２１又はバス３２２に対する制御情報の受信及び送 信の同期に用いられる。

バス３２１又はバス３２２に対する制御メツセージの送信及び受信は制御器５０ によって制御される。たとえば、制御器５０は、回路２０３がハス３２１又はバ ス３２２のうちのどのバスへ送出すべきかと、呼びプロセッサからの動作問合せ （要求）に対してどの種類の応答を送出すべきかとを示す一連の信号を発生して ＴＤＢＯ３０に知らせる。応答の種類はデコーダ５５が呼びプロセッサの動作要 求をデコードして制御器５０に知らせる。

要求が上りリンク制御メツセージの場合には、制御器５０は、応答回路６０に指 令を出し、例えば状態ラッチ４５に蓄えられているメツセージ動作ビット（ＡＣ Ｔ）の論理状態に従って動作応答を形成するように指示する。

応答回路６０で形成された応答はＴＤＢＯ３０にラッチされ、次のフレームのタ イムスロット２においてバス３２１又は３２２へ送信される。

呼びプロセッサの動作要求、例えば上りリンクメツセージ要求に対する応答は、 バス３２１又はバス３２２のローカルアドレスに対応する１つのビット位置を占 める１ビツトの論理０である。この方法てより、同じグループに属し、かつ送信 すべき上りリンクメツセージを持っている制御チャネルインターフェイス回路２ ０３は、タイムスロット２においてバス３２１又は３２２の対応する７ドレスの ビットをゼロにすることによって、呼びプロセッサのポーリング要求に同時に応 答する。

バス３２１又はバス３２２上の自分のアドレスを認識すると、制御器５０は割込 み回路１５を付勢し、リートＩＮＴ（第１図及び第２図）からマイクロプロセッ サ制御器２０２に割込みをかけさせる。この割込みは、インターフェイス回路２ ０３が無効な呼びプロセッサ要求を受信した時、及び、タイムスロットゼロにお いてバス３２１又はハス３２２からこの回路２０３のアドレスが受信された時に も自動的に生じる。マイクロプロセッサ制御器２０２はインターフェイス回路２ ０３に対し、新しいシステムフレームが生じた時に割込み信号を発生するように 要求することができる。

正当性制御回路７０及び制御器５０は、マイクロプロセッサ制御器２０２の動作 可能性及びＴＤＭハス３２１又はバス３２２の正常性を監視する。たとえば、正 当性制御回路７０は、マイクロプロセッサ制御器２０２に異常を検出すると、リ ートＥＮＯ（第１図）からハスバッファ２０４及び２０５を読込み専用モードに し、それぞれバス３２１又はバス３２２からシステムバスＡ又はバスＢに害を与 えることを防止する。正当性制御回路７０はさらに、制御情報の伝送のためて用 意された特殊な制御タイムスロット中において、端局インターフェイス論理回路 ２００−１のようなシステムポートの要素がハス３２１又はバス３２２を介して バッファ２０４又は２０５と通信を行なっていることを検出すると、リードＥＮ Ｏからバスバッファ２０４及び２０５を送信禁止にさらに第２図において、マイ クロプロセッサインターフェイス回路１０は、８ビツトを蓄積できるデータ入力 レジスタを形成するＤ形フリップフロップを含む組合せ回路である。マイクロプ ロセッサインターフェイス回路１０は、多リードバスＭＤを介してローカルプロ セッサ２０２と通信を行なう回路も含んでいる。この通信は、１９８１年ＩＮ置 装（インテル）素子カタログの５−２３及び５−３５頁に述べられているＩＮ置 （インテル）８０５１マイクロコンピユータのために用意されたプロトコルに従 って行なわれる。

バス１１は、上記のＩＮ置、（インテル）の出版物に記載されている付勢（ＡＬ Ｅ）、読出しくＲＤ）及び書込み（ＷＲ）信号を含んでおり、さらに別の信号り −ドＣ８を含んでいる。このＣ８信号リードは、マイクロプロセッサ制御器２０ ２がアドレスできる回路の数を増加させることができる。

インターフェイス１０はさらに、マイクロプロセッサ制御器２０２のリードＡＬ Ｅによって付勢されるアドレスラッチデコーダを含んでおり、バスＭＤからのア ドレス情報をバス９を介して受信し、マイクロプロセッサ制御器２０２が、バス ＭＢＯ及びマイクロプロセッサインターフェイス１０を介してボードアドレスラ ッチ６５、状態ラッチ４５又は正当性制御器７０にアクセスすることを可能てし ている。回路７０．４５及び３０の各々へのアクセス付勢リード（ＷＲＥＪ第２ 図には示されていない）は、マイクロプロセッサ制御器２０２によって駆動され るが、これもバスＭＢＯの一部である。

マイクロプロセッサインターフェイス１０の入力バスＭＨＩは、マイ−クロプロ セッサインターフェイス１０のセレクタ回路を、状態ラッチ４０から出力される ８ビツトの状態情報と、ＴＤＢ入力２０からの各々８ビツトの６グループ、計４ ８ヒツトの出力とを結合する多リードバスである。ＴＤＢ入力２０からの出力は 、タイムスロットＯ−４においてハス３２１及びハス３２２で受け入れられる８ ヒツトのデータから成る。その８ヒツトデータの第１及び第２のグループはハス ３２１又はハス３２２、又は両方のバスから受信されるホードアドレスであり、 この後に続く８ヒツトテータの４つのグループの各々は、タイムスロット１−４ において呼びプロセッサからマイクロプロセッサ制御器２０２に送られる制御信 号を表わす。インターフェイス１０はさらに、３つの８ビツトテークラツチを含 んでおり、マイクロプロセッサ制御器２０２によって供給される制御信号を蓄え る。

前記のように、マイクロプロセッサインターフェイス１０はセレクタ回路を含ん でおり、バスＭＨＩに接続されている。マイクロプロセッサ制御器２０２はマイ クロプロセッサインターフェイス１０のアにレスデコーダ及びセレクタ回路を介 してバスＭＢＩをアクセスする。ハスＭ　Ｂ、Ｉの８本のリードのグループの各 々は、インターフェイス１０のデコーダ回路によってデコードされるアドレスに よって指定される。デコードされたアドレスにより、インターフェイス１０のセ レクタ回路は、８本ずつのＭＢＩリードのグループのうちの選択されたグループ のものをハスＭＤに出力する。当業者には明らかなように、ハスＭＨＩの代りに 単一の８ビツトハスを用い、ラッチ６５及びＴ脹Ｂ入力２０からの出力を８ビツ トごとのグループとして８ビツトハスに多重化することも可能である。ここで多 重化方式ではなく多リート方式を用いたのは、高速化と伝搬遅延の減少のためで ある。

マイクロプロセッサインターフェイス１０のデコーダはさらに、ハスＭＤから受 信されるマイクロプロセッサ制御器２０２のアドレス情報もデコードし、多リー ドバスＭ　Ｂ　ＯＫ：よってＴＤＢ出力回路３０と接続するバスＯＬリードの三 者択一の選択を行なう。マイクロプロセッサ制御器２０２からのＯＬリードのア ドレスにより、インターフェイス１０はＴＤＢ出力回路３０への付勢リード（Ｗ ＲＥＮ、第２図には示されていない）の駆動も行なう。マイクロプロセッサ制御 器２０２がインターフェイス１０を介してＯＬリードの選択を一度に１つずつ行 なうことにより、前記の３つのレジスタに蓄えられていた制御情報８ビツトがバ スＭＢＯに出力され、バス３１から出力回路３０によって受信され、後述するよ うに並列入力直列シフトレジスタに蓄えられる。

バスプロトコル バス３２１又はバス３２２のタイムスロット０−４は、呼びプロセッサと制御チ ャネルインターフェイス２０３との間で情報を通信するのに割当てられている。

ポート回路２００−１（第１図）のようなポート回路間の音声及ヒデータ情報の ような他の通信は、この後のタイムスロット（５−２５５）中においてバス３２ １又はバス３２２を用いて行なわれる。タイムスロット０−４において生じる音 声やポートデータの情報は無効である。

′タイムスロット０−４のうち、タイムスロット０は、制御チャネルインターフ ェイス２゛０３のローカルボードアドレス又はグループアドレスを伝送するのに 割当てられている。ローカルホードアドレスに対し、グループアドレスは、それ ぞれバスバッファ２０４及び２０５を介してシステムバスＡ及びＢと接続してい るバス３２１又はバス３２２のビット７を、タイムスロット０において１にセッ トすることによって識別される。グループアドレスは、制御チャネルインターフ ェイス回路２０３の特定のグループに対する呼びプロセッサからのポーリング要 求の一部であり、グループアドレスはバス３２１又はバス３２２のビット３−６ で定義される。ポーリング又は動作要求の種類はビット０−２で定義され、その 典型的なものに、上りリンクメツセージ要求（八〇Ｔ）、正当性状態（ＳＡＮ） 又はマイクロプロセッサ制御器２０２のリスタート（Ｒ８Ｔ）がある。これらの 呼びプロセッサのグループ要求の最初の２つは、グループ内の名利（財）チャネ ルインターフェイス２０３からの応答を要求しているが、最後の要求（Ｒ３Ｔ） は応答は必要ではなく回路２０３の動作のみを要求している。グループアドレス が上記の要求（ＡＣＴ、、ＳＡＮ又はＲ３Ｔ）のいずれでもない時には、割込み 回路１５が、マイクロプロセッサ制御器２０２に割込みを発生する。

ローカルプロセッサ２０２からインターフェイス１０を介してＴＤＢ出力ランチ ３０に送られた制御メツセージは、グループ動作の走査（ポーリング要求）の後 に、ローカルプロセッサに伝送される。呼びプロセッサは、制御チャネルインタ ーフェイス回路２０３を介してマイクロプロセッサ制御器２０２に対し、ハス３ ２１又はノλス３２２のタイムスロット０において、その回路のアドレス（ＣＣ Ｉ２０３のホードアドレス）を送ることと、タイムスロット（及び２においてコ ート信号を送ることとによって、上りリンクメツセージを伝送するよう要求する 。これＫよってマイクロプロセッサ制御器２０２は次のフレームにおいて回路２ ０３を介して伝送を行なう。。

マイクロプロセッサ制御器２０２は、次のフレームにおいて、回路２０３がハス ３２１又は）＼ス３２２上の自分のアドレスをタイムスロットＯで認識すると、 上りリンクメツセージを伝送する。マイクロプロセッサ制御器２０２から制御チ ャネルインターフェイス２０３を介して送られる最初の上りリンクメツセージは 、上りリンクメツセージの数を呼ひプロセッサに知らせるものである。

前述のように、制御チャネルインターフェイスは呼びプロセッサとの間でメツセ ージの送信及び受信を行なうのにタイムスロット１乃至４を用いている。

メツセージの伝送を行なわない場合には、制御チャネルインターフェイス２０３ は、前回のタイムスロット０でバス３２１又はバス３２２上に自分のアドレスを 認識した時に、タイムスロット１−４においてバス３２１又はバス３２２に現れ る制御メツセージ又はポーリング要求を受け入れる。

ボードアドレス 制御チャネルインターフェイス回路２０３の各々のホードアドレスは、７個の背 面配線ピン（図示していない）のあるものを、２進の１及びＯを表わすアース又 はプラス５ホルトのいずれかに接続するととＫよって設定される。ボードアドレ スラッチ６５（第２図）に接続される７つの背面ピン（図示していない）は７つ の対応するＤ形フリップフロップ内にラッチされ、マイクロプロセッサ制御器２ ０２からインターフェイス１０を介してアクセスされる。ホードアドレスのヒツ ト３−６は回路２０３のグループアドレスとなり、ビット０−２はローカルアド レスとなる。

ホードアドレスは、ホードアドレスバスＢ　Ｄ　Ｏ−’Ｂ　Ｄ６を介して制御ア ト、レステコーダ５５及−び応答回路６０に印加される。ホードアドレスＢＤＯ −ＢＤｆ３は、Ｍｌｌｏのアドレスデコーダ回路からリートＡＥＫよって付勢さ れると、７ビツトバスＢＤＯ−ＢＤ６及びインターフェイス回路１０を介してロ ーカルプロセッサ２０２にも印加される。

制御アドレスデコーダ 第２図に示すように、制御アドレスデコーダ５５は、タイムスロット０において バス３２１又は３２２に現れる情報をデコードする。バス３２１又はバス３２２ がらの８ビツトアドレス情報はＴＤＢ入力回路２ｏにラッチされ、１６ビツトバ スＢＯを介してデコーダ５５に供給サレル。バスＢＯの最初の８ビツナはバス３ ２１からのアドレス情報に割当てられ、後の８ビツトはバス３２２のアドレス情 報に割当てられている。

グループポーリング要求に関連するタイムスロットＯのアドレス（ビット７−１ ）により、デコーダ５５はそのグループアドレス（ビット３−６）をボードアド レスランチ６５からボードアドレスバスＢＤＯ−ＢＤ６を介して供給されるグル ープアドレスと比較する。このハスのグループアドレスはビットＢＤ３−ＢＤ６ で示される。

比較が一致すると、デコーダ５５は、制御器５０に対してバス５６内のリードＭ ＡＤＡ又はリードＭＡＤＢを介して通報し、タイムスロットＯの情報がバス３２ １又は３２２のいずれから発したものであるかを知らせる。さらにデコーダ５５ はバス３２１又はバス３２２のいずれかからのビットＯ−２もデコードして呼び プロセッサのグループ要求の種類を決定し、制御器５０へのバス５６内のリード ＬＡＤＡ又はＬＡＤＢのいずれかを駆動して呼びプロセッサのグループ走査（グ ループポーリング要求）が生じたことを知らせる。デコードされた要求（ビット ０−２）は、動作要求（上りリンクメツセージ要求）であればバス５６のリード ＡＣＡ又はリードＡＣＢのいずれか、またマイクロプロセッサ制御器２０２のリ スタートの要求であればバス５６のリードＲＰＡ又はＲＰＢ。

まだ正当性要求であればバス５６のリードＳＮＡ又はＳＮＢを介して制御器５０ に通知される。これらの要求リードに付勢されたものがなく、かつバス５６のＭ ＡＤＡ又はＭＡＤＢリードが付勢されているのは無効であり、制御器５０は割込 み回路１５及び制御器５０の制御バスのリードＳ　’Ｉ　Ｎ　Ｔを介してローカ ルプロセッサ２０２に割込みをかける。

呼びプロセッサのポーリング要求とは関係のないタイムスロット０のアドレス（ ビット７−０）は、ラッチ６５から供給されるアドレスヒツトＢＤＯ−ＢＤ６と 比較される。アドレスの比較が不一致であると、制御チャネルインターフェイス ２０３はタイムスロット１−４においてバス３２１又はバス３２２に含捷れる制 御情報を無視する。一致すると、デコーダ５５は制御器５０に対し、リードＭＡ ＤＡ又はリードＭＡＤＢを駆動してバス３２１又はバス３２２に関してシ゛ルー プアドレス（ビット３−６）が一致したことを示すととも如、リードＬＡＤＡ又 はリードＬＡＤＢを駆動してローカルアドレス（ビット０−２）が一致したこと を示す。

応答回路 制御チャネルインターフェイス２０３は、タイムスロット０におけるグループポ ーリング要求の直後のタイムスロット２において呼びプロセッサに対してグルー プ動作又は正当性要求の応答を返す（呼びプロセッサの要求に対するグループ応 答は、ポーリングを受けたグループ内の各インターフェイス回路２０３がハス３ ２１又はハス３２２の対応するローカルアドレスのビット位置をゼロにセットす ることによって行なりれる玉呼びプロセッサはタイムスロット２においてハス３ ２１又はバス３２２のビット０−７をＩＫセットし、これが対応して応答する回 路２０３によりそのアドレスのビット位置に従ってゼロてクリアされる。

例えば、ローカルアドレスが３で、送信すべき制御情報ヲ持っている制御チャネ ルインターフェイス回路２０３は、呼びプロセッサへの有効な応答としてバス３ ２１又はハス３２２のビット３をクリアする。応答を返さない時には、ビット３ は変化しない。

応答回路６０は、状態ラッチ４５から供給される動作リードＡＣＴ又は正当性制 御回路７０から供給される正当性リードＳＢのいずれかの論理状態に基づいて、 呼びプロセッサのグループ要求への制御チャネルインターフェイス２０３の応答 を形成する。前記のように、デコーダ５５は呼びプロセッサの要求をデコードし てこれを制御器５０に知らせる。制御器５０は応答回路６０に対し、リードＰＣ Ｔ（動作要求）又はリードＰＳＮ（正当性要求）を介して指令を送り、それぞれ の応答を形成させる。

呼びプロセッサの動作要求に対し、応答回路６０は状態ラッチ４５からリードＡ ＣＴを介して送られる動作状態を使用し、このリードに存在する論理状態のビッ ト位置を、アドレスラッチ６５からリートＢＤＯ−ＢＤ６を介して送られるロー カルホードアドレスに従って整える。

正当性すなわち動作可能性の要求に対しては、応答回路６０は正当性制御回路７ ０からリードＳＢに送られる論理状態を同様にして整える。

応答を形成すると、応答回路６０は、形成した応答をバス５ＳＯ−８Ｓ７を介し て出力回路３０のセレクタ回路に挿入する。出力回路３０はそのセレクタ回路の 内容を、制御器５０の指令に基づいてバス３２１又はハス３２２のいずれかにタ イムスロット２において送出する。

状態ラッチ 状態ラッチ４５は６つのＤ形フリップフロップと２つのセットリセット（Ｓ／Ｒ ）形フリップフロップを含む組合せ論理回路である。Ｓ／Ｒレジスクの各々はマ イクロプロセッサ制御器２０２からＭｌｌｏを介して供給されるアドレスによっ てセット及びリセットされる。

Ｓ／Ｒレジスタはマイクロプロセッサ制御器２０２からｍｚｏ及び多リードハス ＭＢＯを介して供給されるビットＡＢＥ及びＢＥＥを蓄え、それぞれバス３２１ 又はバス３２２のアクセスを制御する。

状態ラッチ４５の第１のＤ形フリップフロップ（ＡＣＴ）は、マイクロプロセッ サ制御器２０２によって−トリリンクメツセージがＭＩＩＯ及びバスＭＢＯを介 して出力ラツチ３０１Ｃ蓄えられる度に、マイクロプロセッサ制御器２０２によ って（高レベルに）セットされる。ＡＣＴフリップフロップは、マイクロプロセ ッサ制御器２０２がすべての上りリンク制御メツセージを送信し終ると、マイク ロプロセッサ制御器２０２からＭｌｌｏを介してリセットされる。

状態ラッチ４５の第２のＤ形フリップフロップは、マイクロプロセッサ制御器２ ０２の割込みビットＴＳＩを蓄える。このビットは新しいシステムフレームが始 った時に、回路１５を介してマイクロプロセッサ制御器２０２に知らせるために 制御器５０に供給される。このＴＳＩフリップフロップは、マイクロプロセッサ 制御器２０２からＭｌｌｏ及びバスＭＢＯを介してセット及びリセットされる。

状態ラッチ４５の第３及び第４のＤ形フリップフロップＡＳＣＮＸ　Ｂ５ＣＮは 、制御器５０がそれぞれバス３２１又はバス３２２からグループ動作要求（前述 のもの）を受信した時に１制御器５０によってセットされる。

このＡＳＣＮ及びＢ５ＣＮビットは前述のようにＭｌｌｏを介してマイクロプロ セッサ制御器によって読出され、またリセットされる。

状態ラッチ４５の第５及び第６のＤ形フリップフロップＡＣＡ、、ＡＣＢは、Ｔ ＳＯにおいてそれぞれバス３２１又はバス３２２に現れたアドレスが、アドレス ラッチ６５から供給されるボードアドレスと一致した時に制御器５０によってセ ットされる。制御器５０はタイムスロット２５５の終了時にこれらのビットＡＣ Ａ又はＡＣＢを第３図は状態推移形回路である制御器５０を示している。制御器 ５０は、制御アドレスデコーダ５５から多リードバス５６を介して供給される入 力とＴＤＢ入力２０からリードＭＳＡ及びＭＳＢを介して供給される入力とに応 動し、制御チャネルインターフェイス２０３がハス３２１又は３２２に対して情 報の送信又は受信を行なうべきか否かを決定する。前述のように、マイクロプロ セッサ制御器２０２はバス３２１又は３２２の選択のために、状態ラッチ内のビ ットＡＢＥ又はＢＢＥのいずれかをセットしている。状態ビットＡＢＥＸ　ＢＢ Ｅ及びＴＳＩはそれぞれリードＡＢＥＸ　ＢＢＥ及びＴＳＩを介して制御器５０ に印加されている。付勢されている（論理１の）ＡＢＥリード又はＢＢＥリード に対し、制御器５０は、上記の入力の組合せとともに出力リードＥＮＡ又はリー ドＥＮＢを付勢する。

第３図に示した制御器５０の論理回路は、割込み回路１５を介してマイクロプロ セッサ制御器５０に割込みをかける時にも用いられる。この割込みは、制御器５ ０がデコーダ５５から供給される入力に基づいて未定義の呼びプロセッサグルー プポーリング要求を検出した時に発生させるもので、タイムスロット３において リードＳＮＴに論理１のパルスを発生する。リードＳＮＴは制御バス及びバス１ ６を介して割込み回路１５に接続されており、これによってマイクロプロセッサ 制御器２０２に割込みがかけられる。

状態ラッチ４５のＴＳＩビットが、マイクロプロセッサ制御器２０２からＭＩＩ Ｏ及び多リードバスＭＢＯを介してセットされていると、マイクロプロセッサ制 御器２０２は各システムフレームの開始時にも制御器５０てよって割込みをかけ られる。ＴＳＩビットの状態は状態ラッチ４５からリードＴＳＩを介して制御器 ５０に印加されている。リードＴＳＩが付勢されている（論理１）と、制御器５ ０は制御器５０の制御バス及びハス１６を介して割込み回路に接続されているリ ードＩＮＴにタイムスロットＯ−５においてパルスを発生する。

制御器５０は、デコーダ５５からハス５６のリードＳＮＡ又はリードＳＮＢを介 して出力される呼びプロセッサグループ正当性要求に応動し、バス７１を介して 正当性制御回路７０に接続されている制御器５０の制御ハス内の出力リードＳＮ Ｓをタイムスロット３において駆動する（論理０）。制御器５０ば、制御チャネ ルインターフェイス回路２０３が、前述のようにマイクロプロセッサ制御器２０ ２をリスタートさせる命令を受信すると（ハス５６のリードＲＰＡ又はＲＰＢ） 、ハス７１から回路７０に接続されている制御バスの出力リードＬ　ＲＳを駆動 する（論理１）。駆動されたリードＳＮＳ又はリードＬＲ″Ｓに対する正当性制 御回路７０の応答については後述する。

制御器５０のデコーダＡ及びＢはデコーダ回路５５からの入力をデコートする。

また状態ラッチ４５からそれぞれリードＡＢＪＢＢＥを介して供給されるバス３ ２１及び３２２の動作ビットＡＢＥ及びＢＢＥをデコードする。さらに、ＴＤＢ 入力２０からそれぞれバスＭＳＡ及びＭＳＢを介して供給されるハス３２１及び ３２２の最上位ビット（ビット７）をデコードする。

ＴＤＢ入力２０は、それぞれ動作バスビットＡＢＥ又はＢＢＥの状態に基づいて 、バス３２１又はハス３２２のいずれかから情報を入力する。たとえば、状態ラ ッチ４５からリードＡＢＥを介して制御器５０のデコーダＡに入力されるヒツト ＡＢＥが論理１であると、制御器５０のデコーダＡが動作する。特殊な情況では 、呼びプロセッサがハスＡ又はハスＢのどちらのシステムバスを使用するかを決 定するために、マイクロプロセッサ制御器２０２がビットＡＢＥ及びＢＢＥをセ ットする。

ハス５６の入力ＬＡＤＡ、、ＭＡＤＡ（ＬＡＤＢＸＭＡＤＢ）の組合せにより、 タイムスロットＯにおいて正しいアドレスがハス３２１（３２２）に現れたこと が示されると、デコーダＡ（Ｂ）はポートＡＣ（ＢＣ）に論理０の出力を発生す る。さらに、入力ＬＡＤＡ、、ＭＡＤＡ及びＭＳ’Ａ　（ＬＡ’ＤＢ、ＭＡＤＢ 及びＭＳＢ）の組合せ如より、タイムスロットＯにおいてバス３２１　（３２２ ）に現れた情報がグループポーリング要求であることが示されると、デコーダＡ （Ｂ）はポートＡＢに論理０の出力を発生する。

デコーダＡ（Ｂ）の出力ＡＣ及びＡＢ（ＢＣ及びＢＢ）に応動して制御器５０は 以下のような一連の出力を発生する。

ＥＮＳ　−正方向のパルスでタイムスロット１の中間からタイムスロット５の中 間 まで続き、ＴＤＢ出力３０のシフト レジスタ及び出力制御論理（ＯＣＬ） を付勢する。

ＥＮＡ　（ＥＮＢ　）−バス３２１　（３２２）上のアドレスが正しい時に生じ る正方向のパルス でタイムスロット１の中間からタイ ムスロット５の中間まで続く。制御 器５０の制御バスからＴＤＢ出力 ３０に印加され、入力リードＡＢＥ、 Ｂ’Ｂ　Ｅの論理状態に応じてバス ３１１又はバス３２２のいずれかを 選ぶのに用いられる。

ＡＣＡ（ＡＣＢ）−タイムスロットＯにおいてバス３２１　（３２２）に現れた アドレス が正しい時に論理１になり、制御器 ５０の制御バスを介して状態ラッチ ４５の状態ビットＡＣＡ（ＡＣＢ） をセットするのて用いられる。

ＡＣＡＮ　−リードＡＣＡ（論理０）の補舷で、制御器５０の制御バスからＴＤ Ｂ人 カバカバッファ２０加される。

ＡＣＯ−ホードアドレス全体がハス３２１又はハス３２２に現れた時に論理１に なり、制御器５０の制御ハスからＴ ＤＢ入力２０に印加される。

ＡＳＣＮ（ＢＳＣＮ）−タイムスロットＯｖＣおいてハス３２１　（３２２）に グループポーリ ング要求が現れたことに応動してタ イムスロット３で発生する論理１の パルスで、制御器５００制（財）バスから状態ラッチ４５に印加される。

ＡＳＣＰ（ＢＳＣＰ）−タイムスロット１の中間からタイムスロット２の中間ま で続く論理１の パルスで、ポーリング（動作走査） 応答を送信するためにＴＤＢ出力 ３０°のバス駆動量７１９−０乃至 ７１９−７（７２０−０乃至７２〇 −７）を付勢するのに用いられる。

５ＣＡＮ　−バス３２１又は３２２でグループポーリング要求が検出された時に 論理 １となる出力で、制御器５０の制御 バスからＴＤＢ出力３０のセレクタ 回路に印加される。

ＰＣＴ　−ハス３２１又は３２２でグループポーリング要求が検出された時に論 理 １となる出力で、動作応答（前記の もの）を形成するために制御器５０ ０制御バスから応答回路６０に印加 される。

ＰＳＡ　−バス３２１又は３２２でグループ正当性要求が検出された時に論理１ と なる出力で、正当性応答（前記のも の）を形成するだめに制御器５０の 制御バスから応答回路６０に印加さ れる。

制御器５０のタイミング発生器ＴＧは、リードＦＭＥから印加されるシステムフ レームパルスと、ＴＤＢ入力２０からリードＣＫＢを介して印加されるシステム クロック信号とに応動して一連のタイムスロットパルスを発発生器で作られるパ ルス列ＣＴＳＯ−ＣＴＳ６及びＤＴＳＯ−ＤＴＳ４が示されている。タイムスロ ットパルスＣＴＳＯ−ＣＴＳ６はシステムタイムスロットに対応し、遅延タイム スロットパルスＤＴＳＯ−ＤＴＳ４ば、タイムスロットＣＴＳＯ−ＣＴＳ４に対 してタイムスロット幅の半分たけ遅延させたものである。第４図に示したパルス は、回路２Ｇ及び３０での制御情報の送信及び受信を制御する（これについては 後述する）とともに、上記の工うに制御器５０で出力される出力パルスの一部を 制御している。

上記のようにして制御器５０て作られる出力と、デコーダ５５からの入力の関係 は第８図の状態図から容易に読むことができる。同図で入力の列は出力の列に対 応しており、捷だ論理１は１で、論理ＯはＯで、またドントケアは−で表わされ ている。

正当他制■ 第５図は、正当性制御回路７０の詳細な回路図を示している。この回路はマイク ロプロセッサ制御器２０２及び端局インターフェイス２００−１のようなポート 回路素子（第１図）の動作可能性を監視し、制御タイムスロット０−４において ポート回路素子によるバスＡ又はバスＢへの伝送があることを検出すると、シス テムバスＡ又はハスＢへの伝送を封鎖する。

マイクロプロセッサ制御器２０２の動作可能性は、中央プロセッサからのグルー プ正当性走査要−求（前述のもの）が受信されるとレジスタ５０９をセットし、 次のグループ正当性走査要求が来る前にレジスタ５０９がマイクロプロセッサ制 御器２０２によってリセットされているかを調べることによって監視される。マ イクロプロセッサ制御器２０２がレジスタ５０９をリセットできないと、制御回 路７０はリードＲ８Ｔによってマイクロプロセッサ制御器２０２を消勢し、また リードＥＮＯによってバスバッファを受信専用モードにする。受信専用モードに なると、パスバッファ２０４又はバッファ２０５からそれぞれシステムバスＡ又 はバスＢへの送信は禁止されるが、ｃｃＩ２．０３は呼びプロセッサからの命令 を受信することができ、禁止されていたマイクロプロセッサ制御器２０２を再開 させることができる。

正当性制御回路７０は、リードＴ、　Ｅ　Ａ及びＴＥＢ　（第１図及び第２図） も監視し、第１図に示した素子２０１のような対応するポート回路素子が、制御 タイムスロット（ＴＳＯ−ＴＳ４）においてバッファ２０４．２０５からシステ ムバスＡ又はバスＢに送信を行々っているか否かを判定する。制御チャネルイン ターフェイス回路２０３以外のポート回路素子が制御タイムスロット（ＴＳＯ− ＴＳ４）中にシステムバスＡ又はバスＢのいずれかに送信することは禁止されて いる。

回路２０３以外のポート回路素子の制御タイムスロット中におけるシステムバス Ａ又はバスＢへの伝送は誤りとして認識され、回路２０３はリードＥＮＯ（第１ 図）からパスバッファ２０４．２０５に対してさらに伝送することを禁止させる 。

前記のように、グループ正当性走査は制御器５０及びアドレスデコーダ５５によ って処理される。中央プロセッサからのグループ走査要求が受信されると、制御 器５０はリードＳＮＳを高レベル（論理状態１）にし、この信号の前縁がレジア タ５０９の出力をレジスタ５１４に取り込む。レジスタ５１１に取り込まれた低 レベルの信号はノアゲート５２０に出方される。ゲート５２０がらの高レベルの 出力はインバータ５１９で反転されて低レベルになり、リードＲ８Ｔは低レベル になる。リードＲ３Ｔが論理０（低レベル）であると、マイクロプロセッサ制御 器２０２は正常に動作する。

第５図で、リードＳＮＳ上の論理１は、タイムスロツ　・ト４において制御器５ ｏがら制御器５ｏの制御ハスのり−ドＣＴＳ　４を介して印加される正のパルス によってレジスタ５０９に取り込まれる。リードＳＮＳ及びＣＴＳ４上の正の信 号によりナントゲート５０４の出力は低レベルとなり、これがインバータ５０６ で反転されてレジスタ５０９のクロック端子に印加される。これにより、リード ＳＮＳ上の論理ルベルがレジスタ５０９に取り体重れ、これがレジスタ５０９の Ｑ端子に高レベル信号として現れるとともに、リードＳＢから応答制御器６゜に も送られる。

マイクロプロセッサ制御器２０２は、マイクロプロセッサインターフェイス回路 １ｏ及びバスＭＢＯのり−ドＤ　Ｏ−Ｄ−７を介して８ビツトのパスワードをパ スワードデコーダ（ｐｗ）に送ることによってレジスタ５０９をリセットする。

このデジタルパスワードはデコーダ５００によってデコードされ、パスワードが 正しいと、ナントゲート５０５に接続されているデコーダ５００の２つの出力が 高レベルになる。パスワードが正しいことと、リードＳＲが高レベルであること と、リードＷＲＥＮが低レベルであることの組合せによってゲート５０５の出力 が低レベルになり、レジスタ５０９はその反転入力を介してリセットされる。な おリードＳＲ及びＷＲＥＮにはマイクロプロセッサ制御器２０２からＭＩＩＯ及 びバスＭＢＯを介して信号が印加される。ゲート５０５の出力が低レベルである と、インバータ５０７を介してレジスタ５１８もリセットされる。レジスタ５１ ８がリセットされるとそのＱ端子のリセット状態出力が高レベル（論理１）にな り、これが３状態ゲート５１７の反転入力に印加されて、３状態ゲート（図には 示していないが外部にプルアップ抵抗を持っている）の出力に接続されているリ ードＥＮＯは高レベルになる。リードＥＮＯが高レベルであると、パスバッファ ２０４及び２０５　（第１図）は正常に動作する。

次に中央プロセッサが正当性走査を行なうまでにマイクロプロセッサ制御器２０ ２がレジスタ５０９をリセットできないと、リードＳＮＳが高レベルになった時 レジスタ５０９のＱ端子の高レベル信号出力がレジスタ５１４に取り込まれる。

レジスタ５１４に取込まれた高レベル信号はレジスタ５１４の端子Ｑから出力さ れてノアゲート５２０に印加され、ノアゲート５２０の出力は低レベルになる。

ゲート５２０からの低レベル信号はインバータ５１９で反転され、リードＲ８Ｔ から出力されて、マイクロプロセッサ°制御器２０２の動作が禁止される。一方 、レジスタ５１８のＤ端子に端続されている十Ｖボルト、すなわち論理１がこの レジスタに取り込まれ、レジスタ５１８のＱ出力は低レベルになる。レジスタ５ １８のこの出力はゲート５１７の反転入力に接続されているため、リードＥＮＯ を低レベルにし、これによってパスバッファ２０４及び２０５（第１図）はシス テムバスＡ及びシステムハスＢへ送信することを禁止される。

ＴＤＢ出力回路３０からのリードＡＯＴ及びＢＯＴは通常は高レベルであり、制 御チャネルインターフェイス２０３がシステムハスＡ又はシステムハスＢに送信 を行なうときに低レベルになる。システムポート素子（第１図）の各々て接続さ れているリートＴＥＡ及びＴＥＢは通常は高レベルであり、パスバッファ２０４ 及び２０５が第１図の素子２００−１のようなシステムポート素子によって付勢 されると低レベルになる。ＴＤＢ入力２０からのリードＣＫＢは、システム制御 タイムスロット中にパルスを発生する。

さらに第５図において、リードＡＯＴ　（ＢＯＴ”）が高レベルになり、リード ＴＥＡ（ＴＥＢ）が低レベルになる′と排他的論理和ゲート５０１　（５０２） はナントゲート５０３に低レベル信号を発生して誤り状態であることを示す。こ のときゲート５０３から発生する高レベル信号はレジスタ５１２に印加され、制 御タイムスロット中にリードＣＫＢに現れるクロックパルスによってレジスタ５ １２に取り込まれる。レジスタ５１２はそのＱ端子から低レベル信号を発生し、 ノアゲート５１５に印加する。ゲート５１５ばこれによって高レベル信号を発生 し、この信号によりレジスタ５０９及び５１４は対応するＱ端子に高レベル信号 を発生する。レジスタ５１４からの高レベル信号出力によって、前述のようにそ れぞれり一ドＲ８Ｔ及びＥＮＯを介してマイクロプロセッサ制御器２０２の動作 が禁止されるとともに、ハスバッファ２０４．２０５からの送信が消勢される。

初期化回路５１３は、システム始動後の最初の２システムフレームの間、マイク ロプロセッサ制御器２０２の動作を禁止する回路で、システムポート２００に電 源投入直後にマイクロプロセッサ制御器２０２を一時的に禁止する手段でちる。

回路５１３は３番目のシステムフレームの開始とともにリードＲ８Ｔへの禁止を 除去する。

この方法により、マイクロプロセッサ制御器２０２は、システムのタイミングと 電圧が安定するまでの開動作し次に第６図において、時分割バス入力回路２０が 示されている。ＴＤＢ入力２０は２つのグループの入力ラッチ及び伝達ゲート（ Ａバッファ６２８及びＢバッファ６３０）を含み、各グループはそれぞれバス３ ２１及び３２２に接続されている。回路２０はさらに８ビツトのセレクタ回路６ ２９を含んでおり、タイムスロット１−４において、バ・ス３２１（Ａバッファ ）又はバス３２２（Ｂバッファ）から受信されるデータの選択を行なう。

セレクタ６２９を通過する制御データの８ビツトがそれぞれタイムスロット１− ４において８ビットレジスタ６３５−６３８にラッチされる。タイムスロット０ において呼びプロセッサから送信されるアドレスデータは入力回路２０によって バス３２１がら自動的に受信されアドレスレジスタ６４０に蓄えられる。前述の ように、アドレスデータはハスＢＯから制御アドレスデコーダ５５に自動的に印 加される。同様に、ハス３２２からのアドレスデータも自動的に受信され、Ｂ− ハスイノターフェイス６３０内に蓄えられる。Ｂバッファインク−フェイス６３ ０に蓄えられたアドレスデータも自動的にアドレスデコーダ５５に印加される。

Ａバッファインターフエイフ回路６２８はＢバッファインターフエイフ回路と同 じであるため、Ａバッファインターフェイス回路に関する説明はそのま１Ｂバツ フアインタ一フエイス回路にも適用される。

回路２０は、データバス３２１及び３２２を連続的に監視するが、制御タイムス ロットＴＳＯ−ＴＳ４においてのみこれらのバスからデータを受け入れる。

タイムスロットＴＳＯ−ＴＳ４においてバス３２１に現れる８ビツトデータはバ スアンプ６００−６０’７ヲ経由した後、ＦＥＴトランジスタの伝達ゲート６１ ０−６１７に印加される。そのタイミングは呼びプロセッサ（図示していない） から供給される２メカヘルツのシステムクロックパルスの立下りで行なわれる。

このパルスはインバータ６０８及び６０９で２回バッファされた後、リードＣＫ ＢからＣＣｌ２０３内の回路に印加される。

システムバスＡ（Ｂ）が動作バスであるものとすると制御器５０からのバス付勢 リードＥＮＡ（ＥＮＢ）が高レベル（論理１）になる。リードＥＮＡはノアケー ト６２６の反転入力に接続されており、このゲートの出力は高レベルとなってＤ 形うッチ６１８−６２５のＣ端子に印加されているリセット信号が除去される。

システムクロック信号５ＣＬＫの立上りにおいて、伝達ゲート６１０−６１７に 蓄えられていた情報がそれぞれランチ６１８−６２５に転送される。

タイムスロット０においてバス３２１（３２２）から受信されたデータはラッチ ６１Ｂ−６２５のＱ端子から８ビツトの入力アドレスレジスタ６４０に転送され る。

これは制御器５０のタイミング発生器から制御器５００制御バスを介して印加さ れる信号ＣＴＳＯの立上りによつヤナンドゲート６２７が付勢されることによっ て行なわれる。この８ビツトのアドレスはレジスタ６４０の出力からハスＢＯを 介してデコーダ５５に、捷だバスＭＨＩを介してＭｌｌｏに印加され、前述のよ うに処理される。

バス３２１　（３２２）から受信されたアドレスがホードアドレスに一致すると 、前述のように制御器５ｏはリードＡＳＣＮを付、勢して制御器５ｏの制御バス を介して印加し、これによってセレクタ６２９はＡバッファ６２８（Ｂバッファ ６３０）のＱ出力を受け入れることができる。

制御器５０からのクロック信号ＣＴＳＯの立下りにおいて、ノアケート６２６の 出力は高レベル（論理１）になりランチ６１８−６２５がリセットされ、これに よって次の４タイムスロツト（第４図に示したＴＳＩ−ＴＳ４）にバス３２１　 （３’２２　）に現れる情報をレジスタ６１８−６２５にラッチし、次いでセレ クタ２１がらレジスタ６３５−６３８へ転送することが可能となる。バス３２１ （３２２）へ現れる情報は、ナンドケート６３１（６３２−６３４）が付勢され た時にレジスタ６３５（６３６−６３８）へラッチされる。ナンドケート６３１ （６３２−６３４）からの出方は、８ビツトレジスタ６３５（６３６−６３８） のＥＮ端子に接続されており、バッファされたクロック信号ＣＫ　Ｂが高レベル て、制御器５０からのリードＡＣＯが付勢されている（高レベル）時に、制御器 ５０がらのＩＪ−ドＤＴｓ　１　（−ＤＴＳ２−ＤＴＳ４）Ｋ現れる遅延タイム スロットｌ　（２−４）（７）立・上シにおいて低レベル知なる。

レジスタ６３５−６３８の８ピントの出方は前述のようにハスＭＨＩを介してマ イクロプロセッサイン７〜７１４７回路１０に転送される。Ａバッファ６２８及 びＢバッファ６３０からのアドレス情報もバスＭＤＩを介してマイクロプロセッ サインターフェイス回路１ｏに送られるとともに、バスＢＯを介してアドレスデ コータニモ転送される。さらに、Ａバッファ６２８及びＢバッファ６３０からの アドレス情報の最上位ビットであるビット７は制御器５０に送られて、前述のよ うに処理される。

ＴＤＢ出力回路 次に第７図において、ＴＤＢ出カ出路回路３ｏ細なブロック図が示されている。

データリードＤｏ−Ｄ７ＡＬバスＭＢＯに接続され、８ビツトの制御データを受 信してレジスタ７００−７０７にラッチする。レジスタ７００−７０７の各々は 、並列入力直列出力シフトレジスタの形式を持つ３つのラッチ回路を持っている 。このようにして、８ビツトの制御データの３グループがレジスタ７００−７０ ７に書込まれ、タイムスロット２−４において、データセレクタ７１１−７１８ 及び３状態バス駆動器７１９−０−７１９−７又は７２０−０−７２０−７を介 してバス３２１又はバス３２２に出力される。

マイクロプロセッサ制御器２０２は、８ビツトデータの３つのグループを出力回 路３ｏに書込む。これはマイクロプロセッサインターフェイス１ｏのアドレスデ コーダが多リードバスＭＢＯの３つのリード０Ｌ２−ＯＬ４の各々を一度に１つ 選択することによって行なわれる。

インターフェイス１０は、タイムスロット２−４に対応させて３つのＯＬリード （ＯＬ２−ＯＬ４　）の１つを付勢し、選択されたリードを高レベル（論理１） にし、バスＭＢＯのり−ＦＷＲＥＮ（付勢）を低レベル（論理０）にする。特定 の０Ｌ２−ＯＬ４リードの論理値は、対応する反転増幅器７０Ｂ−７１０で反転 された後、レジスタ７００−７０７の各々に印加される。ＴＤＢ入力２゜かもの バッファされたシステムクロック５ＣＬＫのリードＣＫＪ付勢リードＷＲＥＮ及 びハスＭＢｏのデータビットＤ　ＯＮ　−Ｄ　７　Ｎもレシス５’　７００−７ ０７４７）各々に接続されている。

各レジスタ７００−７０７は、ハスＭＢＯのデータリードＤＯ−Ｄ７から印加さ れる３ビツトのデータを蓄える。たとえば、レジスタ７００の３つのラッチ回路 の各々は、それぞれタイムスロット２−４において、バス３２１又はバス３２２ のリードＢＡｏ（ＢＢｏ）へ出力すべきデータビット０を表わす１ビツトのデー タを蓄える。レジスタ７００の各ラッチは、バスＭＢＯのリードＷＲＥＮが付勢 されティる時て、リード０Ｌ２−ＯＬ４を順次選択するととによってリードＤＯ Ｎからのデータが順次書込まれる。このようにして、マイクロプロセッサ制御器 ２０２からＭ、１１０を介してり２ドＤＯＮに順に現れるデータの相続く３ビツ トが、レジスタ７００のａつのラッチ回路に順に書込まれる。

やはり第７図において、データセレクタ回路７１１−７１８は、通常はレジスタ ７００−７０７からの出力を選択するが、制御器５０の指令により応答回路６ｏ がらのリート５ＳＯ−８Ｓ７上のデータを選択してバス３２１又はバス３２２に 出力することができる。前述のように、呼びプロセッサのグループ動作要求への 応答は応答回路６０で形成され、リードＳ’５Ｏ−８Ｓ７のうちのボードアドレ スビット位置に対応するリードが論理０にセットされる。制御器５０はタイムス ロット２においてリード５ＣＡＮを論理１状態にセットし、これｖｃ、ｌ：つて 応答回路６０で形成された応答がデータセレクタ７１１−７１８によって選択さ れてバス３２１又はバス３２２に出力される。

前述のよって、制御器５０のリードＥＮＡ及びＥＮＢは回路３０の出力制御論理 に対してバス３２１又はバス３２２のいずれに出力を送るべきかを指示する。デ ータは、制御器５０によってシフトリードＥＮＳが付勢されている間に各レジス タ７００−７０７の３つのラッチからシフトして出力され、対応するバス３２１ 又はハス３２２へ送られる。リードＥＮＳはタイムスロット１の中間からタイム スロット４の中間まで付勢されている（論理１）。このようにして、リードＥＮ Ｓによってデータシフトウー′イントウが形成され、その間に各レジスタ７００ −７０７からの３ビツトが、ＴＤＢ入力２０からのリードＣＫＢを介して印加さ れる一連のシステムクロック信号の立下り時に直列にシフト出力される。

ＴＤＢ出力２０の出力制御論理回路７２４は、選択された制御データをバス３２ １又は３２２のいずれかて出・力するために、バス駆動器７１９−０−７１９− ７又は７２０−０−７２０−７のいずれかを付勢する組合せ回路である。制御回 路７２４はどのタイムスロット（２−４）でデータをバス３２１又はハス３２２ へ送出するかも指令する。たとえば、レジスタ７００−７０７への書込み中にリ ードＯＬ３及びＯＬ４のみが駆動されたものとすると、回路７２４は、選択リー ドＳＬ３及びＳＬ４のみに現れる論理１状態に応動し、制御器５０からのシフト 付勢信号ＥＮＳ及び回路２０からのクロック信号ＣＫＢに対して、システムタイ ムスロット３及び４においてのみデータをハス３２１又はバス３２２へ出力する ことを可能とする。

制御器５０から制御器５０の制御バスを介して送られる入力ＡＳＣＰ、、ＢＳＣ Ｐにより、出力制御回路７２４はタイムスロット２においてリードＡＯＴ又はＢ ＯＴから３状態バス駆動器７１９−０乃至７１９−７又は７２０−０乃至７２０ −７のいずれかを、駆動し、応答回路６０で作られた応答を送信する。

制御器５０から制御バスを介して送られる入力ＥＮＡ。

ＥＮＢにより、出力制御論理７２４は、リードＥＮＳの（前述の）ウィンドウが ある間で、かつリードＣＫＨにタイムスロットパルスがある間てリートＡＯＴ又 はＢＯＴを付勢する。これにより、レジスタ７００−７０７の各々に蓄えられて いた３ビツトのデータは、セレクタ７１１−７１８に読出され、タイムスロット ２−４においてバス３２１．３２２へ出力される。

行表ｎ護；　１−５０００４３　（１２）ＦＩＧ、／ タ４ミレク゛各冬保 ＣＴＳ３　− ＤＴＳ３　− ＣＴＳ６　− ＦＩＧ、　５ 応弯６０（ＦＩＧ、　）へ 口°°““、。

ＦＦ ″：Ｊ２斤ム づで−ト ５０４　ＦＦ　Ｔ ｕＳ かう Ｉ 手続°補正書（方式） 昭和６０年１０月９日 特許庁長官　宇　賀　道　部　殿 １、事件の表示　ＰＣＴ／ＵＳ　８４１００５７１、発明の名称　制御チャネル インターフェイス回路３補正をする者 事件との関係　特許出願人 （明細書及び請求の範囲の翻訳文 浄書内容に変更なし） ＋１１別紙の如く、特許出願人名義変更届１通を提出致します。

（２）昭和６０年１月１８日付提出の書面第５欄の代表者基を正確に記載した特 許法第１８４条の５第１項の規定による書面１通を提出致します。

（３）願書翻訳文案■欄を正確に記載した訂正願書翻訳文１通を提出致します。

（４）委任状及び翻訳文各１通を提出致します。

（５）代表資格証明書及び翻訳文各１通を提出致します。

（６）タイプ印書により浄書した明細書及び請求の範囲の翻訳文１通を提出致し ます。

国際調査報告　ＰＣ’Ｘ’／ＵＳｌ１４１００５７１１ｎｉａｔｎ°＋１ｏｎａ ｌＡｎｌｌｅａｌｌｏｎＮａｐ、〒、、、ｑｑｌ、ｎ、、、。

Claims (1)

1. 【特許請求の範囲】 １．各フレームごとにＮ個のタイムスロツトを持つ共通時分割多重化バス（Ａ、 Ｂ）と、一群の制御タイムスロツト中に該バスを介して複数個のシステムポート （２００）と通信を行なう中央呼びプロセツサとを持つ通信システムにおいて、 該システムポートの各々における分散プロセツサ（２０２）と該バスとの間に置 かれたインターフエイス回路（２０３）と、 １フレーム内のタイムスロツトの１グループを、少なくとも１つの該分散プロセ ツサと該中央プロセツサとの間での制御情報の伝送のために割当てる手段（１０ ）と、該分散プロセツサから送信される情報と該中央プロセツサから受信される 情報のために複数個のメモリ位置を持つ蓄積手段（３０、２０）と、 該バス上に存在する該中央プロセツサの要求に応動し、後続するタイムスロツト のグループにおいて該分散プロセツサに蓄えられた情報を該バスに送信する手段 （５０）と、 フレームの第１のタイムスロツトにおいて該バスを監視して特定の該分散プロセ ツサをアドレスする信号を見出し、また該フレーム内の後続するタイムスロツト において該バスから該呼びプロセツサの情報を受信して該蓄積手段に蓄えるため の手段（５５）とを備えたことを特徴とする通信システム。 ２．請求の範囲第１項記載の通信システムにおいて、該共通バスに与えられる各 ビツト位置に対応して該分散プロセツサの制御情報を蓄えるために該蓄積手段内 に第１のグループのシフトレジスタ（７００−７０７）を備えたことを特徴とす る通信システム。 ３．請求の範囲第１項記載の通信システムにおいて、該共通バスに与えられる各 ビツト位置に対応して該中央プロセツサの情報を蓄えるために該蓄積手段内に第 ２のグループのシフトレジスタ（６３５−６３８）を備えたことを特徴とする通 信システム。 ４．請求の範囲第１項記載の通信システムにおいて、該中央プロセツサから無効 な情報が送られた時、あるいはフレームの最初のタイムスロツトにおいてポート アドレスが受信された時に該分散プロセツサに割込みをかけるための手段を備え たことを特徴とする通信システム。