JP2653777B2 - 制御チヤネルインターフエイス回路 - Google Patents

Description

【発明の詳細な説明】 本発明は分散プロセツサシステムに関し、時に、マイ
クロプロセツサ制御形のポート回路と、分散プロセツサ
通信システムの時分割バスとのインターフエイスに関す
る。

発明の背景 データの処理を、中央のプロセツサとローカルプロセ
ツサのグループとによつて分担する分散処理の技術は現
在ではデジタル電話の加入者システムに応用されてい
る。このようなシステムでは、情報は通常の同期形デー
タバスを介して中央プロセツサとローカルプロセツサと
の間で交換されるのが普通である。中央プロセツサで管
理されるか、あるいは分散プロセツサによつて局所的に
管理されるバスコンテンシヨン方式においては、１つの
ローカルプロセツサによつてバスに送出された情報と、
別のローカルプロセツサによつて同じバスに送出された
情報とが衝突することを防止しなければならない。この
ような方式では、ローカルプロセツサはバスへのアクセ
スを得るために、何らかのバス管理機構を用い、例えば
情報を受信するのにバス上の署名すなわちアドレスを認
識する。通常はバス管理機構は情報処理と交錯して行な
われ、バスのタイミング信号との同期が維持される。

バス管理機構は、規則的なものであつても、ローカル
プロセツサの実時間処理能力を減少させてしまう。たと
えば保守タスクを実行するのにシステムの実時間の相当
の部分を消費してしまう。このような環境では、障害検
出タスクが障害のあるプロセツサを検出してこれをサー
ビスからはずすためにはデータすなわち呼の処理を後回
しにする必要も生じる。

ジエー・シー・アントナシオ（J.C.Antonaccio）等に
よる米国特許第4,223,380号に示されている分散マルチ
プロセツサ通信システムでは、プロセツサ間のバス管理
の重負荷を中央処理システムで軽減する方式を用いてい
る。アントナシオ（Antonaccio）によるバス管理方式
は、システムのタイムフレームの一部を、情報伝送のた
めにシステムの各プロセツサモジユールに専用に割当て
るという方法を取つている。プロセツサ間の通信は、受
信側のプロセツサがプロセツサ間バスから情報を受信し
た時にアクノレツジメント信号を送信することによつて
確認される。

複数の分散プロセッサを含む従来のデジタル通信シス
テムは典型的には同期バスアクセス装置を使用すること
により、分散プロセッサが時分割多重化バスにアクセス
して中央プロセッサと通信するようになっている。この
ようなアクセス装置は異なる分散プロセッサが同時にシ
ステムバスで伝送を行なうのを防止するために使用され
ている。１つの同期バスアクセス装置はタイムスロット
の各フレームのシステムタイムスロットを各分散プロセ
ッサに割り当てることによって上記防止を達成してい
る。従って分散プロセッサは割り当てられたタイムスロ
ットにおいてシステムバスを介してデータを伝送する。
しかしながら、このような装置は効率的ではない。とい
うのは分散プロセッサが割り当てられたタイムスロット
をシステムバスにアクセスすることが必要なときだけ使
用するからである。すなわち、もし分散プロセッサがシ
ステムバスを介して伝送するデータを有していないとき
は、割り当てられたタイムスロットはその特定のフレー
ムについて使用されないからである。

発明の要旨 本件発明は上述した従来技術の欠点を解消し、効率の
よいタイムスロットの使用を達成することのできる分散
プロセッサシステムで使用されるインターフェイス回路
の提供を目的とする。本件発明の概略を説明すると、本
件発明は分散プロセッサと関連し、その割り当てられた
アドレスまたは割り当てられたグループアドレスに関し
てシステムをモニターするバスインターフェイス回路を
提供することによって上記目的を達成する。インターフ
ェイス回路が特定のタイムスロット、例えばタイムスロ
ット０においてバス上にそのアドレスまたはグループア
ドレスを検出すると、このインターフェイス回路はフレ
ームのタイムスロット１−４においてシステムバスから
データを抽出する。次いでインターフェイス回路はデー
タを関連する分散（ポート）プロセッサに送る。また、
もしポートプロセッサがシステムバスを介して中央プロ
セッサへ転送されるべきデータを持っていると、ポート
プロセッサはそのデータをバスインターフェイス回路に
記憶させる。その後、中央プロセッサはタイムスロット
０においてシステムバスを介して関連するグループアド
レスのグループを伝送することによってインターフェイ
ス回路のグループをポーリングする。もしインターフェ
イス回路がそのグループアドレスをバス上で検出し、か
つ中央プロセッサへ伝送すべきデータを持っていると、
インターフェイス回路は次のタイムスロット２において
１ビット応答をバスを介して伝送することによってポー
リングに応答する。この場合、１ビット応答のビット位
置はインターフェイス回路のアドレスに対応している。
その後、インターフェイス回路は同じ時間フレームのタ
イムスロット０においてバス上にそのボードアドレスを
検出したときタイムスロット２−４において伝送を行
う。またインターフェイス回路は関連するポートプロセ
ッサをモニターし、もしポートプロセッサに動作上問題
が発生したら、インターフェイス回路はバスからデータ
をロードせず、またバスへデータを伝送しないモードに
なる。これによって故障のあるポートプロセッサまたは
故障のあるポートプロセッサによって制御されるポート
回路がバス上にデータを伝送するのを防止する。

より詳しくは、本願の発明者は状態駆動形制御器を持
つた制御チヤネルインターフエイス回路を設計した。こ
の回路は、ローカルプロセツサすなわちマイクロコンピ
ユータ制御器と中央の呼びプロセツサとの間での制御情
報の検出、抽出及び送信のために、２重システムバスの
選択されたタイムスロツトを監視する。

各システムフレームの制御タイムスロツトのグループ
が、呼びプロセツサと制御チヤネルインターフエイス回
路との間での制御メツセージの伝送のために専用に割当
てられている。制御チヤネルインターフエイス回路の各
々はシステムバスを監視し、タイムスロツト０において
バスからアドレス情報を抽出する。アドレスは特定の制
御チヤンネルインターフエイス回路のアドレス（ボード
アドレス）と、インターフエイス回路の１つのグループ
のアドレス（グループアドレス）の両方が用いられる。

制御チヤネルインターフエイス回路がタイムスロツト
ゼロにおいてバス上にそのボードアドレスを認識する
と、これに続くタイムスロツト１−４においてバスから
送られる情報を受信する。制御タイムスロツト（０−
４）においてバスから抽出される情報は入力バツフアに
蓄えられ、このバツフアは対応するマイクロプロセツサ
制御器によつてアクセスされる。

グループアドレスは、呼びプロセツサがマイクロプロ
セツサ制御器のグループに対して対応する制御チヤネル
インターフエイス回路を介してポーリングを行ない、特
定のマイクロプロセツサから制御情報を得る（動作要
求）ための手段である。

呼びプロセツサに対して上りリンク伝送されるべきマ
イクロプロセツサの制御情報は、制御チヤネルインター
フエイス回路の出力バツフアに蓄えられる。呼びプロセ
ツサからのポーリングを受けると、ポーリングを受けた
グループ内で上りリンク伝送情送を持つている制御チヤ
ネルインターフエイス回路は、これに応動して後続する
タイムスロツト２において１ビツトの応答を送信する。

この後、呼びプロセツサは、各制御チヤネルインター
フエイスに対し、ポーリングを受けた回路のボードアド
レスと符号化された要求語をタイムスロツト０−２にお
いてシステムバスに送出することによつて上りリンク伝
送を行なうよう知らせる。その後、制御チヤネルインタ
ーフエイス回路は、タイムスロツト０においてそのアド
レスを認識すると、タイムスロツト２−４においてその
出力バツフアの内容をシステムバスに送出する。

さらに本回路の設計においては、対応するマイクロプ
ロセツサ制御器の動作可能性を監視し、動作不可能とな
つた時にローカルプロセツサがシステムバスにアクセス
することを防止する機能が組込まれている。ローカルプ
ロセツサが動作不能となつた時にも情報の受信は続けら
れ、たとえばチヤネルインターフエイス回路がマイクロ
プロセツサをリスタートするよう指示する命令のよう
な、中央のプロセツサからの命令を受け入れることがで
きる。

上述した本件発明の構成によれば、分散プロセッサが
システムバスを介して中央プロセッサにデータを伝送す
る必要があるときのみタイムスロットが割り当てられ、
伝送するデータがないときは中央プロセッサへ伝送すべ
きデータを有するポート回路にタイムスロットを割り当
てるので、効率のよいデジタル通信システムを達成でき
る。

図面の簡単な説明 本発明の動作と実現は以下の説明と次に説明する図面
とによつてより明確となろう。

第１図は本発明を有利に利用できる通信システムポー
トを示す図であり、 第２図は本発明の一実施例をブロツク図形式で示した
ものであり、 第３図は本発明で用いられる制御回路の詳細な図であ
り、 第４図は上記制御回路で作られ、システムフレーム及
びシステムタイムスロツトの順をなす一連のクロツク信
号を示し、 第５図はそれぞれの分散プロセツサの動作可能性を監
視する正当性制御回路を示し、 第６図は制御回路の制御の下でシステムバスから制御
情報を受信するためのバス入力回路を示し、 第７図は制御回路の制御の下でシステムバスに制御情報
を送信するためのバス出力回路を示し、 第８図は制御回路における入力と出力との関係を示す状
態図である。

一般的説明 以下に述べる本発明は、時分割（TDM）共通バスを持
つ分散プロセツサシステムに有利に組込むことができ
る。

第１図において、マイクロプロセツサ制御器202の制
御の下でシステムポート200のサービスを受ける、電話
端末のような多数の端末が示されている。システムポー
ト回路200の各々は、時分割（TDM）バスＡ又はバスＢを
介して、呼びプロセツサ（図示していない）と通信す
る。

図示したように、ここに開示する本発明の目的である
制御チヤネルインターフエイス（CCI）回路203により、
ポートマイクロプロセツサ202は内部のバス321又は32
2、及びバスＡ又はＢを介して外部の呼びプロセツサと
通信することができる。

第２図は制御チヤネルインターフエイス回路203を示
しており、マイクロプロセツサインターフエイスを介し
てマイクロプロセツサ202と非同期的に通信するととも
に、入力ラツチ回路TDB20を介してTDMデータバス321又
はバス322と同期的に通信する。マイクロプロセツサイ
ンターフエイス（以下MI10と呼ぶ）は、後述するよう
に、マイクロプロセツサ制御器202（第１図）が制御イ
ンターフエイス203の回路モジユール、例えばアドレス
ラツチ65及び状態ラツチ45とインターフエイスを取るた
めの回路を含んでいる。さらにMI10は、入力ラツチ回路
TDBI20からの、長さ８ビツトのデータ６バイトを多リー
ドバスMBIを介してマイクロプロセツサ制御器202に送出
する回路を含んでいる。また、マイクロプロセツサイン
ターフエイス10は、マイクロプロセツサ制御器202から
の制御情報をTDM出力ラツチ30へ転送する。これは要求
に応じバス321又はバス322を介して、呼びプロセツサ
（図示していない）と上りリンク通信を行なうためであ
る。この時マイクロプロセツサ制御器202は、MI回路10
を介して状態ラツチ45の特定のビツト（ACT）をセツト
することにより、この事実を制御チヤネルインターフエ
イス203に知らせる。この方法により、インターフエイ
ス回路203は、状態ラツチ45の動作ビツト（ACT）に従つ
て、呼びプロセツサの動作要求に応動する。メツセージ
動作のみではなく、マイクロプロセツサ制御器202は正
常性や動作可能性などの回路動作の他の状態についても
MI10から要求を出すが、これについては後述する。

呼びプロセツサは、TDMバス321又はバス322を介し
て、制御チヤネルインターフエイス回路203の１つのグ
ループに同時にポーリングを行なうことによつてマイク
ロプロセツサ制御器202のメツセージを得る。ポーリン
グ（グループ動作）要求は、システムTDMバスＡ及びバ
スＢのタイムスロットゼロ（TSO）において呼びプロセ
ツサ（図示していない）から送出され、さらにバス321
又はバス322の最上位ビツト（ビツト７）を論理１にセ
ツトすることにより、他のTSOアドレス情報と区別され
ている。動作要求がアドレスされる制御チヤネルインタ
ーフエイス回路203の上記グループはビツト位置３−６
に現れる。ビツト位置０−２は呼びプロセツサからの要
求の種類を指定する。

特定の制御チヤネルインターフエイス回路203と通信
して制御情報を渡すために、呼びプロセツサは、その回
路のボードアドレスをタイムスロツトゼロにおいて送信
する。たとえば、呼びプロセツサが上りリンク制御メツ
セージの受信が可能になると、CCI203の特定のTSOボー
ドアドレスが送られ、次いでタイムスロツト２及び３に
おいて、バス321又はバス322に２つの制御メツセージが
送られる。この後、次のタイムフレームにおいて、制御
チヤネルインターフエイス203は、TDB出力ラツチ30に蓄
えられていたマイクロプロセツサ制御器202の制御メツ
セージを、タイムスロツト２乃至４においてTDMバス321
又はバス322へ送信する。インターフエイス回路203によ
つてバス321又はバス322に送出された上りリンク制御メ
ツセージは送られるべき上りリンクメツセージの数を指
定している。これにより、呼びプロセツサは、これがイ
ンターフエイス203から受信すべき制御メツセージの数
を知ることになる。

各制御チヤネルインターフエイス回路203の動作とTDM
バス321又はバス322のタイミングとの同期は、呼びプロ
セツサからそれぞれリードFME及びSCLKを介してシステ
ムフレームパルス及び２メガヘルツクロツクを各CCI203
に供給することによつて得られる。システムフレームパ
ルス及びクロツクパルスに応動して、制御回路50はシス
テムフレーム内にタイムスロツト０−６を発生する。こ
れはバス321又はバス322上でのタイムスロツト０−６の
発生に対応しており、バス321又はバス322に対する制御
情報の受信及び送信の同期に用いられる。

バス321又はバス322に対する制御メツセージの送信及
び受信は制御器50によつて制御される。たとえば、制御
器50は、回路203がバス321又はバス322のうちのどのバ
スへ送出すべきかと、呼びプロセツサからの動作問合せ
（要求）に対してどの種類の応答を送出すべきかとを示
す一連の信号を発生してTDBO30に知らせる。応答の種類
はデコーダ55が呼びプロセツサの動作要求をデコードし
て制御器50に知らせる。要求が上りリンク制御メツセー
ジの場合には、制御器50は、応答回路60に指令を出し、
例えば状態ラツチ45に蓄えられているメツセージ動作ビ
ツト（ACT）の論理状態に従つて動作応答を形成するよ
うに指示する。応答回路60で形成された応答はTDBO30に
ラツチされ、次のフレームのタイムスロツト２において
バス321又は322へ送信される。

呼びプロセツサの動作要求、例えば上りリンクメツセ
ージ要求に対する応答は、バス321又はバス322のローカ
ルアドレスに対応する１つのビツト位置を占める１ビツ
トの論理０である。この方法により、同じグループに属
し、かつ送信すべき上りリンクメツセージを持つている
制御チヤネルインターフエイス回路203は、タイムスロ
ツト２においてバス321又は322の対応するアドレスのビ
ツトをゼロにすることによつて、呼びプロセツサのポー
リング要求に同時に応答する。

バス321又はバス322上の自分のアドレスを認識する
と、制御器50は割込み回路15を付勢し、リードINT（第
１図及び第２図）からマイクロプロセツサ制御器202に
割込みをかけさせる。この割込みは、インターフエイス
回路203が無効な呼びプロセツサ要求を受信した時、及
び、タイムスロツトゼロにおいてバス321又はバス322か
らこの回路203のアドレスが受信された時にも自動的に
生じる。マイクロプロセツサ制御器202はインターフエ
イス回路203に対し、新しいシステムフレームが生じた
時に割込み信号を発生するように要求することができ
る。

正当性制御回路70及び制御器50は、マイクロプロセツ
サ制御器202の動作可能性及びTDMバス321又はバス322の
正常性を監視する。たとえば、正当性制御回路70は、マ
イクロプロセツサ制御器202に異常を検出すると、リー
ドENO（第１図）からバスバツフア204及び205を読込み
専用モードにし、それぞれバス321又はバス322からシス
テムバスＡ又はバスＢに害を与えることを防止する。正
当性制御回路70はさらに、制御情報の伝送のために用意
された特殊な制御タイムスロツト中において、端局イン
ターフエイス論理回路200−１のようなシステムポート
の要素がバス321又はバス322を介してバツフア204又は2
05と通信を行なつていることを検出すると、リードENO
からバスバツフア204及び205を送信禁止にする。

詳細な説明 さらに第２図において、マイクロプロセツサインター
フエイス回路10は、８ビツトを蓄積できるデータ入力レ
ジスタを形成するＤ形フリツプフロツプを含む組合せ回
路である。マイクロプロセツサインターフエイス回路10
は、多リードバスMDを介してローカルプロセツサ202と
通信を行なう回路も含んでいる。この通信は、1981年IN
TEL（インテル）素子カタログの５−23及び５−35頁に
述べられているINTEL（インテル）8051マイクロコンピ
ユータのために用意されたプロトコルに従つて行なわれ
る。

バス11は、上記のINTEL（インテル）の出版物に記載
されている付勢（ALE）、読出し（RD）及び書込み（W
R）信号を含んでおり、さらに別の信号リードCSを含ん
でいる。このCS信号リードは、マイクロプロセツサ制御
器202がアドレスできる回路の数を増加させることがで
きる。

インターフエイス10はさらに、マイクロプロセツサ制
御器202のリードALEによつて付勢されるアドレススラツ
チデコーダを含んでおり、バスMDからのアドレス情報を
バス９を介して受信し、マイクロプロセツサ制御器202
が、バスMBO及びマイクロプロセツサインターフエイス1
0を介してボードアドレスラツチ65、状態ラツチ45又は
正当性制御器70にアクセスすることを可能にしている。
回路70、45及び30の各々へのアクセス付勢リード（WRE
N、第２図には示されていない）は、マイクロプロセツ
サ制御器202によつて駆動されるが、これもバスMBOの一
部である。

マイクロプロセツサインターフエイス10の入力バスMB
Iは、マイクロプロセツサインターフエイス10のセレク
タ回路を、状態ラツチ40から出力される８ビツトの状態
情報と、TDB入力20からの各々８ビツトの６グループ、
計48ビツトの出力とを結合する多リードバスである。TD
B入力20からの出力は、タイムスロツト０−４において
バス321及びバス322で受け入れられる８ビツトのデータ
から成る。その８ビツトデータの第１及び第２のグルー
プはバス321又はバス322、又は両方のバスから受信され
るボードアドレスであり、この後に続く８ビツトデータ
の４つのグループの各々は、タイムスロツト１−４にお
いて呼びプロセツサからマイクロプロセツサ制御器202
に送られる制御信号を表わす。インターフエイス10はさ
らに、３つの８ビツトデータラツチを含んでおり、マイ
クロプロセツサ制御器202によつて供給される制御信号
を蓄える。

前記のように、マイクロプロセツサインターフエイス
10はセレクタ回路を含んでおり、バスMBIに接続されて
いる。マイクロプロセツサ制御器202はマイクロプロセ
ツサインターフエイス10のアドレスデコーダ及びセレク
タ回路を介してバスMBIをアクセスする。バスMBIの８本
のリードのグループの各々は、インターフエイス10のデ
コーダ回路によつてデコードされるアドレスによつて指
定される。デコードされたアドレスにより、インターフ
エイス10のセレクタ回路は、８本ずつのMBIリードのグ
ループのうちの選択さたグループのものをバスMDに出力
する。当業者には明らかなように、バスMBIの代りに単
一の８ビツトバスを用い、ラツチ65及びTDB入力20から
の出力を８ビツトごとのグループとして８ビツトバスに
多重化することも可能である。ここで多重化方式ではな
く多リード方式を用いたのは、高速化と伝搬遅延の減少
のためである。

マイクロプロセツサインターフエイス10のデコーダは
さらに、バスMDから受信されるマイクロプロセツサ制御
器202のアドレス情報もデコードし、多リードバスMBOに
よつてTDB出力回路30と接続するバスOLリードの三者択
一の選択を行なう。マイクロプロセツサ制御器202から
のOLリードのアドレスにより、インターフエイス10はTD
B出力回路30への付勢リード（WREN、第２図には示され
ていない）の駆動も行なう。マイクロプロセツサ制御器
202がインターフエイス10を介してOLリードの選択を一
度に１つずつ行なうことにより、前記の３つのレジスタ
に蓄えられていた制御情報８ビツトがバスMBOに出力さ
れ、バス31から出力回路30によつて受信され、後述する
ように並列入力直列シフトレジスタに蓄えられる。

バスプロトコル バス321又はバス322のタイムスロツト０−４は、呼び
プロセツサと制御チヤネルインターフエイス203との間
で情報を通信するのに割当てられている。ポート回路20
0−１（第１図）のようなポート回路間の音声及びデー
タを情報のような他の通信は、この後のタイムスロツト
（５−255）中においてバス321又はバス322を用いて行
なわれる。タイムスロツト０−４において生じる音声や
ポートデータの情報は無効である。

タイムスロツト０−４のうち、タイムスロツト０は、
制御チヤネルインターフエイス203のローカルボードア
ドレス又はグループアドレスを伝送するのに割当てられ
ている。ローカルボードアドレスに対し、グループアド
レスは、それぞれバスバツフア204及び205を介してシス
テムバスＡ及びＢと接続しているバス321又はバス322の
ビツト７を、タイムスロツト０において１にセツトする
ことによつて識別される。グループアドレスは、制御チ
ヤネルインターフエイス回路203の特定のグループに対
する呼びプロセツサからのポーリング要求の一部であ
り、グループアドレスはバス321又はバス322のビツト３
−６で定義される。ポーリング又は動作要求の種類はビ
ツト０−２で定義され、その典型的なものに、上りリン
クメツセージ要求（ACT）、正当性状態（SAN）又はマイ
クロプロセツサ制御器202のリスタート（RST）がある。
これらの呼びプロセツサのグループ要求の最初の２つ
は、グループ内の各制御チヤネルインターフエイス203
からの応答を要求しているが、最後の要求（RST）は応
答は必要ではなく回路203の動作のみを要求している。
グループ動作要求が上記の要求（ACT、SAN又はRST）の
いずれでもない時には、割込み回路15が、マイクロプロ
セツサ制御器202に割込みを発生する。

ローカルプロセツサ202からインターフエイス10を介
してTDB出力ラツチ30に送られた制御メツセージは、グ
ループ動作の走査（ポーリング要求）の後に、ローカル
プロセツサに伝送される。呼びプロセツサは、制御チヤ
ネルインターフエイス回路203を介してマイクロプロセ
ツサ制御器202に対し、バス321又はバス322のタイムス
ロツト０において、その回路のアドレス（CCI203のボー
ドアドレス）を送ることと、タイムスロツト１及び２に
おいてコード信号を送ることによつて、上りリンクメツ
セージを伝送するよう要求する。これによつてマイクロ
プロセツサ制御器202は次のフレームにおいて回路203を
介して伝送を行なう。

マイクロプロセツサ制御器202は、次のフレームにお
いて、回路203がバス321又はバス322上の自分のアドレ
スをタイムスロツト０で認識すると、上りリンクメツセ
ージを伝送する。マイクロプロセツサ制御器202から制
御チヤネルインターフエイス203を介して送られる最初
の上りリンクメツセージは、上りリンクメツセージの数
を呼びプロセツサに知らせるものである。前述のよう
に、制御チヤネルインターフエイスは呼びプロセツサと
の間でメツセージの送信及び受信を行なうのにタイムス
ロツト１乃至４を用いている。

メツセージの伝送を行なわない場合には、制御チヤネ
ルインターフエイス203は、前回のタイムスロツト０で
バス321又はバス322上に自分のアドレスを認識した時
に、タイムスロツト１−４においてバス321又はバス322
に現れる制御メツセージ又はポーリング要求を受け入れ
る。

ボードアドレス 制御チヤネルインターフエイス回路203の各々のボー
ドアドレスは、７個の背面配線ピン（図示していない）
のあるものを、２進の１及び０を表わすアース又はプラ
ス５ボルトのいずれかに接続することによつて設定され
る。ボードアドレスラツチ65（第２図）に接続される７
つの背面ピン（図示していない）は７つの対応するＤ形
フリツプフロツプ内にラツチされ、マイクロプロセツサ
制御器202からインターフエイス10を介してアクセスさ
れる。ボードアドレスのビツト３−６は回路203のグル
ープアドレスとなり、ビツト０−２はローカルアドレス
となる。

ボードアドレスは、ボードアドレスバスBDO−BD6を介
して制御アドレスデコーダ55及び応答回路60に印加され
る。ボードアドレスBD0−BD6は、MI10のアドレスデコー
ダ回路からリードAEによつて付勢されると、７ビツトバ
スBD0−BD6及びインターフエイス回路10を介してローカ
ルプロセツサ202にも印加される。

制御アドレスデコーダ 第２図に示すように、制御アドレスデコーダ55は、タ
イムスロツト０においてバス321又は322に現れる情報を
デコードする。バス321又はバス322からの８ビツトアド
レス情報はTDB入力回路20にラツチされ、16ビツトバスB
Oを介してデコーダ55に供給される。バスBOの最初の８
ビツトはバス321からのアドレス情報に割当てられ、後
の８ビツトはバス322のアドレス情報に割当てられてい
る。

グループポーリング要求に関連するタイムスロツト０
のアドレス（ビツト７＝１）により、デコーダ55はその
グループアドレス（ビツト３−６）をボードアドレスラ
ツチ65からボードアドレスバスBD0−BD6を介して供給さ
れるグループアドレスと比較する。このバスのグループ
アドレスはビツトBD3−BD6で示される。比較が一致する
と、デコーダ55は、制御器50に対してバス56内のリード
MADA又はリードMADBを介して通報し、タイムスロツト０
の情報がバス321又は322のいずれから発したものである
かを知らせる。さらにデコーダ55はバス321又はバス322
のいずれかからのビツト０−２もデコードして呼びプロ
セツサのグループ要求の種類を決定し、制御器50へのバ
ス56内にリードLADA又はLADBのいずれかを駆動して呼び
プロセツサのグループ走査（グループポーリング要求）
が生じたことを知らせる。デコードされた要求（ビツト
０−２）は、動作要求（上りリンクメツセージ要求）で
あればバス56のリードACA又はリードACBのいずれか、ま
たマイクロプロセツサ制御器202のリスタートの要求で
あればバス56のリードRPA又はRPB、また正当性要求であ
ればバス56のリードSNA又はSNBを介して制御器50に通知
される。これらの要求リードに付勢されたものがなく、
かつバス56のMADA又はMADBリードが付勢されているのは
無効であり、制御器50は割込み回路15及び制御器50の制
御バスにリードSINTを介してローカルプロセツサ202に
割込みをかける。

呼びプロセツサのポーリング要求とは関係のないタイ
ムスロツト０のアドレス（ビツト７＝０）は、ラツチ65
から供給されるアドレスビツトBD0−BD6と比較される。
アドレスの比較が不一致であると、制御チヤネルインタ
ーフエイス203はタイムスロツト１−４においてバス321
又はバス322に含まれる制御情報を無視する。一致する
と、デコーダ55は制御器50に対し、リードMADA又はリー
ドMADBを駆動してバス321又はバス322に関してグループ
アドレス（ビツト３−６）が一致したことを示すととも
に、リードLADA又はリードLADBを駆動してローカルアド
レス（ビツト０−２）が一致したことを示す。

応答回路 制御チヤネルインターフエイス203は、タイムスロツ
ト０におけるグループポーリング要求の直後のタイムス
ロツト２において呼びプロセツサに対してグループ動作
又は正当性要求の応答を返す（呼びプロセツサの要求に
対するグループ応答は、ポーリングを受けたグループ内
の各インターフエイス回路203がバス321又はバス322の
対応するローカルアドレスのビツト位置をゼロにセツト
することによつて行なわれる）。呼びプロセツサはタイ
ムスロツト２においてバス321又はバス322のビツト０−
７を１にセツトし、これが対応して応答する回路203に
よりそのアドレスのビツト位置に従つてゼロにクリアさ
れる。

例えば、ローカルアドレスが３で、送信すべき制御情
報を持つている制御チヤネルインターフエイス回路203
は、呼びプロセツサへの有効な応答としてバス321又は
バス322のビツト３をクリアする。応答を返さない時に
は、ビツト３は変化しない。

応答回路60は、状態ラッチ45から供給される動作リー
ドACT又は正当性制御回路70から供給される正当性リー
ドSBのいずれかの論理状態に基づいて、呼びプロセツサ
のグループ要求への制御チヤネルインターフエイス203
の応答を形成する。前記のように、デコーダ55は呼びプ
ロセツサの要求をデコードしてこれを制御器50に知らせ
る。制御器50は応答回路60に対し、リードPCT（動作要
求）又はリードPSN（正当性要求）を介して指令を送
り、それぞれの応答を形成させる。呼びプロセツサの動
作要求に対し、応答回路60は状態ラツチ45からリードAC
Tを介して送られる動作状態を使用し、このリードに存
在する論理状態のビツト位置を、アドレスラツチ65から
リードBD0−BD6を介して送られるローカルボードアドレ
スに従つて整える。正当性すなわち動作可能性の要求に
対しては、応答回路60は正当性制御回路70からリードSB
に送られる論理状態を同様にして整える。

応答を形成すると、応答回路60は、形成した応答をバ
スSS0−SS7を介して出力回路30のセレクタ回路に挿入す
る。出力回路30はそのセレクタ回路の内容を、制御器50
の指令に基づいてバス321又はバス322のいずれかにタイ
ムスロツト２において送出する。

状態ラツチ 状態ラツチ45は６つのＤ形フリツプフロツプと２つの
セツトリセツト（S/R）形フリツプフロツプを含む組合
せ論理回路である。S/Rレジスタの各々はマイクロプロ
セツサ制御器202からMI10を介して供給されるアドレス
によつてセツト及びリセツトされる。

S/Rレジスタはマイクロプロセツサ制御器202からMI10
及び多リードバスMB0を介して供給されるビツトABE及び
BBEを蓄え、それぞれバス321又はバス322のアクセスを
制御する。

状態ラツチ45の第１のＤ形フリツプフロツプ（ACT）
は、マイクロプロセツサ制御器202によつて上りリンク
メツセージがMI10及びバスMB0を介して出力ラツチ30に
蓄えられる度に、マイクロプロセツサ制御器202によつ
て（高レベルに）セツトされる。ACTフリツプフロツプ
は、マイクロプロセツサ制御器202がすべての上りリン
ク制御メツセージを送信し終ると、マイクロプロセツサ
制御器202からMI10を介してリセツトされる。

状態ラツチ45の第２のＤ形フリツプフロツプは、マイ
クロプロセツサ制御器202の割込みビツトTSIを蓄える。
このビツトは新しいシステムフレームが始つた時に、回
路15を介してマイクロプロセツサ制御器202に知らせる
ために制御器50に供給される。このTSIフリツプフロツ
プは、マイクロプロセツサ制御器202からMI10及びバスM
B0を介してセツト及びリセツトされる。

状態ラツチ45の第３及び第４のＤ形フリツプフロツプ
ASCN、BSCNは、制御器50がそれぞれバス321又はバス322
からグループ動作要求（前述のもの）を受信した時に、
制御器50によつてセツトされる。このASCN及びBSCNビツ
トは前述のようにMI10を介してマイクロプロセツサ制御
器によつて読出され、またリセツトされる。

状態ラツチ45の第５及び第６のＤ形フリツプフロツプ
ACA、ACBは、TS0においてそれぞれバス321又はバス322
に現れたアドレスが、アドレスラツチ65から供給される
ボードアドレスと一致した時に制御器50によつてセツト
される。制御器50はタイムスロツト255の終了時にこれ
らのビツトACA又はACBをリセツトする。

制御器50 第３図は状態推移形回路である制御器50を示してい
る。制御器50は、制御アドレスデコーダ55から多リード
バス56を介して供給される入力とTDB入力20からリードM
SA及びMBSを介して供給される入力とに応動し、制御チ
ヤネルインターフエイス203がバス321又は322に対して
情報の送信又は受信を行なうべきか否かを決定する。前
述のように、マイクロプロセツサ制御器202はバス321又
は322の選択のために、状態ラツチ内のビツトABE又はBB
Eのいずれかをセツトしている。状態ビツトABE、BBE及
びTSIはそれぞれリードABE、BBE及びTSIを介して制御器
50に印加されている。付勢されている（論理１の）ABE
リード又はBBEリードに対し、制御器50は、上記の入力
の組合せとともに出力リードENA又はリードENBを付勢す
る。

第３図に示した制御器50の論理回路は、割込み回路15
を介してマイクロプロセツサ制御器50に割込みをかける
時にも用いられる。この割込みは、制御器50がデコーダ
55から供給される入力に基づいて未定義の呼びプロセツ
サグループポーリング要求を検出した時に発生させるも
ので、タイムスロツト３においてリードSNTに論理１の
パルスを発生する。リードSNTは制御バス及びバス16を
介して割込み回路15に接続されており、これによつてマ
イクロプロセツサ制御器202に割込みがかけられる。

状態ラツチ45のTSIビツトが、マイクロプロセツサ制
御器202からMI10及び多リードバスMBOを介してセツトさ
れていると、マイクロプロセツサ制御器202は各システ
ムフレームの開始時にも制御器50によつて割込みをかけ
られる。TSIビツトの状態は状態ラツチ45からリードTSI
を介して制御器50に印加されている。リードTSIが付勢
されている（論理１）と、制御器50は制御器50の制御バ
ス及びバス16を介して割込み回路に接続されているリー
ドINTにタイムスロツト０−５においてパルスを発生す
る。

制御器50は、デコーダ55からバス56のリードSNA又は
リードSNBを介して出力される呼びプロセツサグループ
正当性要求に応動し、バス71を介して正当性制御回路70
に接続されている制御器50の制御バス内の出力リードSN
Sをタイムスロツト３において駆動する（論理０）。制
御器50は、制御チヤネルインターフエイス回路203が、
前述のようにマイクロプロセツサ制御器202をリスター
トさせる命令を受信すると（バス56のリードRPA又はRP
B）、バス71から回路70に接続されている制御バスの出
力リードLRSを駆動する（論理１）。駆動されたリードS
NS又はリードLRSに対する正当性制御回路70の応答につ
いては後述する。

制御器50のデコーダＡ及びＢはデコーダ回路55からの
入力をデコードする。また状態ラツチ45からそれぞれリ
ードABE、BBEを介して供給されるバス321及び322の動作
ビツトABE及びBBEをデコードする。さらに、TDB入力20
からそれぞれバスMSA及びMSBを介して供給されるバス32
1及び322の最上位ビツト（ビツト７）をデコードする。
TDB入力20は、それぞれ動作バスビツトABE又はBBEの状
態に基づいて、バス321又はバス322のいずれかから情報
を入力する。たとえば、状態ラツチ45からリードABEを
介して制御器50のデコーダＡに入力されるビツトABEが
論理１であると、制御器50のデコーダＡが動作する。特
殊な情況では、呼びプロセツサがバスＡ又はバスＢのど
ちらのシステムバスを使用するかを決定するために、マ
イクロプロセツサ制御器202がビツトABE及びBBEをセツ
トする。

バス56の入力LADA、MADA（LADB、MADB）の組合せによ
り、タイムスロツト０において正しいアドレスがバス32
1（322）に現れたことが示されると、デコーダＡ（Ｂ）
はポートAC（BC）に論理０の出力を発生する。さらに、
入力LADA、MADA及びMSA（LADB、MADB及びMSB）の組合せ
により、タイムスロツト０においてバス321（322）に現
れた情報がグループポーリング要求であることが示され
ると、デコーダＡ（Ｂ）はポートABに論理０の出力を発
生する。

デコーダＡ（Ｂ）の出力AC及びAB（BC及びBB）に応動
して制御器50は以下のような一連の出力を発生する。

ENS −正方向のパルスでタイムスロツト１の中間からタイム
スロツト５の中間まで続き、TDB出力30のシフトレジス
タ及び出力制御論理（OCL）を付勢する。

ENA（ENB） −バス321（322）上のアドレスが正しい時に生じる正方
向のパルスでタイムスロツト１の中間からタイムスロツ
ト５の中間まで続く。制御器50の制御バスからTDB出力3
0に印加され、入力リードABE、BBEの論理状態に応じて
バス321又はバス322のいずれかを選ぶのに用いられる。

ACA（ACB） −タイムスロツト０においてバス321（322）に現れたア
ドレスが正しい時に論理１になり、制御器50の制御バス
を介して状態ラツチ45の状態ビツトACA（ACB）をセツト
するのに用いられる。

ACAN −リードACA（論理０）の補数で、制御器50の制御バス
からTDB入力バツフア20に印加される。

ACO −ボードアドレス全体がバス321又はバス322に現れた時
に論理１になり、制御器50の制御バスからTDB入力20に
印加される。

ASCN（BSCN） −タイムスロツト０においてバス321（322）にグループ
ポーリング要求が現れたことに応動してタイムスロツト
３で発生する論理１のパルスで、制御器50の制御バスか
ら状態ラツチ45に印加される。

ASCP（BSCP） −タイムスロツト１の中間からタイムスロツト２の中間
まで続く論理１のパルスで、ポーリング（動作走査）応
答を送信するためにTDB出力30のバス駆動器719−０乃至
719−７（720−０乃至720−７）を付勢するのに用いら
れる。

SCAN −バス321又は322でグループポーリング要求が検出され
た時に論理１となる出力で、制御器50の制御バスからTD
B出力30のセレクタ回路に印加される。

PCT −バス321又は322でグループポーリング要求が検出され
た時に論理１となる出力で、動作応答（前記のもの）を
形成するために制御器50の制御バスから応答回路60に印
加される。

PSA −バス321又は322でグループ正当性要求が検出された時
に論理１となる出力で、正当性応答（前記のもの）を形
成するために制御器50の制御バスから応答回路60に印加
される。

制御器50のタイミング発生器TGは、リードFMEから印
加されるシステムフレームパルスと、TDB入力20からリ
ードCKBを介して印加されるシステムクロツク信号とに
応動して一連のタイムスロツトルパルスを発生する。

第４図で簡単に説明すると、制御器50のタイミング発
生器で作られるパルス列CTS0−CTS6及びDTS0−DTS4が示
されている。タイムスロツトパルスCTS0−CTS6はシステ
ムタイムスロツトに対応し、遅延タイムスロツトパルス
DTS0−DTS4は、タイムスロツトCTS0−CTS4に対してタイ
ムスロツト幅の半分だけ遅延させたものである。第４図
に示したパルスは、回路20及び30での制御情報の送信及
び受信を制御する（これについては後述する）ととも
に、上記のように制御器50で出力される出力パルスの一
部を制御している。

上記のようにして制御器50で作られる出力と、デコー
ダ55からの入力の関係は第８図の状態図から容易に読む
ことができる。同図で入力の列は出力の列に対応してお
り、また論理１は１で、論理０は０で、またドントケア
は−で表わされている。

正当性制御 第５図は、正当性制御回路70の詳細な回路図を示して
いる。この回路はマイクロプロセツサ制御器202及び端
局インターフエイス200−１のようなポート回路素子
（第１図）の動作可能性を監視し、制御タイムスロツト
０−４においてポート回路素子によるバスＡ又はバスＢ
への伝送があることを検出すると、システムバスＡ又は
バスＢへの伝送を封鎖する。

マイクロプロセツサ制御器202の動作可能性は、中央
プロセツサからのグループ正当性走査要求（前述のも
の）が受信されるとレジスタ509をセツトし、次のグル
ープ正当性走査要求が来る前にレジスタ509がマイクロ
プロセツサ制御器202によつてリセツトされているかを
調べることによつて監視される。マイクロプロセツサ制
御器202がレジスタ509をリセツトできないと、制御回路
70はリードRSTによつてマイクロプロセツサ制御器202を
消勢し、またリードENOによつてバスバツフアを受信専
用モードにする。受信専用モードになると、バスバツフ
ア204又はバツフア205からそれぞれシステムバスＡ又は
バスＢへの送信は禁止されるが、CCI203は呼びプロセツ
サからの命令を受信することができ、禁止されていたマ
イクロプロセツサ制御器202を再開させることができ
る。

正当性制御回路70は、リードTEA及びTEB（第１図及び
第２図）も監視し、第１図に示した素子201のような対
応するポート回路素子が、制御タイムスロツト（TS0−T
S4）においてバツフア204、205からシステムバスＡ又は
バスＢに送信を行なつているか否かを判定する。制御チ
ヤネルインターフエイス回路203以外のポート回路素子
が制御タイムスロツト（TS0−TS4）中にシステムバスＡ
又はバスＢのいずれかに送信することは禁止されてい
る。

回路203以外のポート回路素子の制御タイムスロツト
中におけるシステムバスＡ又はバスＢへの伝送は誤りと
して認識され、回路203はリードENO（第１図）からバス
バツフア204、205に対してさらに伝送することを禁止さ
せる。

前記のように、グループ正当性走査は制御器50及びア
ドレスデコーダ55によつて処理される。中央プロセツサ
からのグループ走査要求が受信されると、制御器50はリ
ードSNSを高レベル（論理状態１）にし、この信号の前
縁がレジスタ509の出力をレジスタ514に取り込む。レジ
スタ511に取り込まれた低レベルの信号はノアゲート520
に出力される。ゲート520からの高レベルの出力はイン
バータ519で反転されて低レベルになり、リードRSTは低
レベルになる。リードRSTが論理０（低レベル）である
と、マイクロプロセツサ制御器202は正常に動作する。

第５図で、リードSNS上の論理１は、タイムスロツト
４において制御器50から制御器50の制御バスのリードCT
S4を介して印加される正のパルスによつてレジスタ509
に取り込まれる。リードSNS及びCTS4上の正の信号によ
りナンドゲート504の出力は低レベルとなり、これがイ
ンバータ506で反転されてレジスタ509のクロツク端子に
印加される。これにより、リードSNS上の論理１レベル
がレジスタ509に取り込まれ、これがレジスタ509のＱ端
子に高レベル信号として現れるとともに、リードSBから
応答制御器60にも送られる。

マイクロプロセツサ制御器202は、マイクロプロセツ
サインターフエイス回路10及びバスMBOのリードD0−D7
を介して８ビツトのパスワードをパスワードデコーダ
（PW）に送ることによつてレジスタ509をリセツトす
る。このデジタルパスワードはデコーダ500によつてデ
コードされ、パスワードが正しいと、ナンドゲート505
に接続されているデコーダ500の２つの出力が高レベル
になる。パスワードが正しいことと、リードSRが高レベ
ルであることと、リードWRENが低レベルであることの組
合せによつてゲート505の出力が低レベルになり、レジ
スタ509はその反転入力を介してリセットされる。なお
リードSR及びWRENにはマイクロプロセツサ制御器202か
らMI10及びバスMBOを介して信号が印加される。ゲート5
05の出力が低レベルであると、インバータ507を介して
レジスタ518もリセツトされる。レジスタ518がリセツト
されるとその端子のリセツト状態出力は高レベル（論
理１）になり、これが３状態ゲート517の反転入力に印
加されて、３状態ゲート（図には示していないが外部に
プルアツプ抵抗を持つている）の出力に接続されている
リードENOは高レベルになる。リードENOが高レベルであ
ると、バスバツフア204及び205（第１図）は正常に動作
する。

次に中央プロセツサが正当性走査を行なうまでにマイ
クロプロセツサ制御器202がレジスタ509をリセツトでき
ないと、リードSNSが高レベルになつた時レジスタ509の
Ｑ端子の高レベル信号出力がレジスタ514に取り込まれ
る。レジスタ514に取り込まれた高レベル信号はレジス
タ514の端子Ｑから出力されてノアゲート520に印加さ
れ、ノアゲート520の出力は低レベルになる。ゲート520
からの低レベル信号はインバータ519で反転され、リー
ドRSTから出力されて、マイクロプロセツサ制御器202の
動作が禁止される。一方、レジスタ518のＤ端子に接続
されている＋Ｖボルト、すなわち論理１がこのレジスタ
に取り込まれ、レジスタ518の出力は低レベルにな
る。レジスタ518のこの出力はゲート517の反転入力に接
続されているため、リードENOを低レベルにし、これに
よつてバスバツフア204及び205（第１図）はシステムバ
スＡ及びシステムバスＢへ送信することを禁止される。

TDB出力回路30からのリードAOT及びBOTは通常は高レ
ベルであり、制御チヤネルインターフエイス203がシス
テムバスＡ又はシステムバスＢに送信を行なうときに低
レベルになる。システムポート素子（第１図）の各々に
接続されているリードTEA及びTEBは通常は高レベルであ
り、バスバツフア204及び205が第１図の素子200−１の
ようなシステムポート素子によつて付勢されると低レベ
ルになる。TDB入力20からのリードCKBは、システム制御
タイムスロツト中にパルスを発生する。

さらに第５図において、リードAOT（BOT）が高レベル
になり、リードTEA（TEB）が低レベルになると排他的論
理和ゲート501（502）はナンドゲート503に低レベル信
号を発生して誤り状態であることを示す。このときゲー
ト503から発生する高レベル信号はレジスタ512に印加さ
れ、制御タイムスロツト中にリードCKBに現れるクロツ
クパルスによつてれレジスタ512に取り込まれる。レジ
スタ512はその端子から低レベル信号を発生し、ノア
ゲート515に印加する。ゲート515はこれによつて高レベ
ル信号を発生し、この信号によりレジスタ509及び514は
対応するＱ端子に高レベル信号を発生する。レジスタ51
4からの高レベル信号出力によつて、前述のようにそれ
ぞれリードRST及びENOを介してマイクロプロセツサ制御
器202の動作が禁止されるとともに、バスバツフア204、
205からの送信が消勢される。

初期化回路513は、システム始動後の最初の２システ
ムフレームの間、マイクロプロセツサ制御器202の動作
を禁止する回路で、システムポート200に電源投入直後
にマイクロプロセツサ制御器202を一時的に禁止する手
段である。回路513は３番目のシステムフレームの開始
とともにリードRSTへの禁止を除去する。この方法によ
り、マイクロプロセツサ制御器202は、システムのタイ
ミングと電圧が安定するまでの間動作しない。

TDB入力20 次に第６図において、時分割バス入力回路20が示され
ている。TDB入力20は２つのグループの入力ラツチ及び
伝達ゲート（Ａバツフア628及びＢバツフア630）を含
み、各グループはそれぞれバス321及び322に接続されて
いる。回路20はさらに８ビツトのセレクタ回路629を含
んでおり、タイムスロツト１−４において、バス321
（Ａバツフア）又はバス322（Ｂバツフア）から受信さ
れるデータの選択を行なう。セレクタ629を通過する制
御データの８ビツトがそれぞれタイムスロツト１−４に
おいて８ビツトレジスタ635−638にラツチされる。タイ
ムスロツト０において呼びプロセツサから送信されるア
ドレスデータは入力回路20によつてバス321から自動的
に受信されたアドレスレジスタ640に蓄えられる。前述
のように、アドレスデータはバスBOから制御アドレスデ
コーダ55に自動的に印加される。同様に、バス322から
のアドレスデータも自動的に受信され、Ｂ−バスインタ
ーフエイス630内に蓄えられる。Ｂバツフアインターフ
エイス630に蓄えられたアドレスデータも自動的にアド
レスデコーダ55に印加される。Ａバツフアインターフエ
イス回路628はＢバツフアインターフエイス回路と同じ
であるため、Ａバツフアインターフエイス回路に関する
説明はそのままＢバツフアインターフエイス回路にも適
用される。

回路20は、データバス321及び322を連続的に監視する
が、制御タイムスロツトTS0−TS4においてのみこれらの
バスからデータを受け入れる。

タイムスロツトTS0−TS4においてバス321に現れる３
ビツトデータはバスアンプ600−607を経由した後、FET
トランジスタの伝達ゲート610−617に印加される。その
タイミングは呼びプロセツサ（図示していない）から供
給される２メガヘルツのシステムクロツクパルスの立下
りで行なわれる。このパルスはインバータ608及び609で
２回バツフアされた後、リードCKBからCCI203内の回路
に印加される。システムバスＡ（Ｂ）が動作バスである
ものとすると制御器50からのバス付勢リードENA（ENB）
が高レベル（論理１）になる。リードENAはノアゲート6
26の反転入力に接続されており、このゲートの出力は高
レベルとなつてＤ形ラツチ618−625のＣ端子に印加され
ているリセツト信号が除去される。システムクロツク信
号SCLKの立上りにおいて、伝達ゲート610−617に蓄えら
れていた情報がそれぞれラツチ618−615に転送される。

タイムスロツト０においてバス321（322）から受信さ
れたデータはラツチ618−625の端子から８ビツトの入
力アドレスレジスタ640に転送される。これは制御器50
のタイミング発生器から制御器50の制御バスを介して印
加される信号CTSOの立上りによつてナンドゲート627が
付勢されることによつて行なわれる。この８ビツトのア
ドレスはレジスタ640の出力からバスBOを介してデコー
ダ55に、またバスMBIを介してMI10に印加され、前述の
ように処理される。

バス321（322）から受信されたアドレスがボードアド
レスに一致すると、前述のように制御器50はリードASCN
を付勢して制御器50の制御バスを介して印加し、これに
よつてセレクタ629はＡバツフア628（Ｂバツフア630）
のＱ出力を受け入れることができる。

制御器50からのクロツク信号CTSOの立下りにおいて、
ノアゲート626の出力は高レベル（論理１）になりラツ
チ618−625がリセツトされ、これによつて次の４タイム
スロツト（第４図に示したTS1−TS4）にバス321（322）
に現れる情報をレジスタ618−625にラツチし、次いでセ
レクタ21からレジスタ635−638へ転送することが可能と
なる。バス321（322）へ現れる情報は、ナンドゲート63
1（632−634）が付勢された時にレジスタ635（636−63
8）へラツチされる。ナンドゲート631（632−634）から
の出力は、８ビツトレジスタ635（636−638）のEN端子
に接続されており、バツフアされたクロツク信号CKBが
高レベルで、制御器50からのリードACOが付勢されてい
る（高レベル）時に、制御器50からのリードDTS1（DTS2
−DTS4）に現れる遅延タイムスロツト１（２−４）の立
上りにおいて低レベルになる。

レジスタ635−638の８ビツトの出力は前述のようにバ
スMBIを介してマイクロプロセツサインターフエイス回
路10に転送される。Ａバツフア628及びＢバツフア630か
らのアドレス情報もバスMBIを介してマイクロプロセツ
サインターフエイス回路10に送られるとともに、バスBO
を介してアドレスデコーダにも転送される。さらに、Ａ
バツフア628及びＢバツフア630からのアドレス情報の最
上位ビツトであるビツト７は制御器50に送られて、前述
のように処理される。

TDB出力回路 次に第７図において、TDB出力回路30の詳細なブロツ
ク図が示されている。データリードD0−D7がバスMBOに
接続され、８ビツトの制御データを受信してレジスタ70
0−707にラツチする。レジスタ700−707の各々は、並列
入力直列出力シフトレジスタの形式を持つ３つのラツチ
回路を持つている。このようにして、８ビツトの制御デ
ータの３グループがレジスタ700−707に書込まれ、タイ
ムスロツト２−４において、データセレクタ711−718及
び３状態バス駆動器719−０−719−７又は720−０−720
−７を介してバス321又はバス322に出力される。

マイクロプロセツサ制御器202は、８ビツトデータの
３つのグループを出力回路30に書込む。これはマイクロ
プロセツサインターフエイス10のアドレスデコーダが多
リードバスMBOの３つのリードOL2−OL4の各々を一度に
１つ選択することによつて行なわれる。インターフエイ
ス10は、タイムスロツト２−４に対応させて３つのOLリ
ード（OL2−OL4）の１つを付勢し、選択されたリードを
高レベル（論理１）にし、バスMBOのリードWREN（付
勢）を低レベル（論理０）にする。特定のOL2−OL4リー
ドの論理値は、対応する反転増幅器708−710で反転され
た後、レジスタ700−707の各々に印加される。TDB入力2
0からのバツフアされたシステムクロツクSCLKのリードC
KB、付勢リードWREN及びバスMBOのデータリードDON−D7
Nもレジスタ700−707の各々に接続されている。

各レジスタ700−707は、バスMBOのデータリードD0−D
7から印加される３ビツトのデータを蓄える。たとえ
ば、レジスタ700の３つのラツチ回路の各々は、それぞ
れタイムスロツト２−４において、バス321又はバス322
のリードBAO（BBO）へ出力すべきデータビツト０を表わ
す１ビツトのデータを蓄える。レジスタ700の各ラツチ
は、バスMBOのリードWRENが付勢されている時に、リー
ドOL2−OL4を順次選択することによつてリードD0Nから
のデータが順次書込まれる。このようにして、マイクロ
プロセツサ制御器202からMI10を介してリードD0Nに順に
現れるデータの相続く３ビツトが、レジスタ700の３つ
のラツチ回路に順に書込まれる。

やはり第７図において、データセレクタ回路711−718
は、通常はレジスタ700−707からの出力を選択するが、
制御器50の指令により応答回路60からのリードSS0−SS7
上のデータを選択してバス321又はバス322に出力するこ
とができる。前述のように、呼びプロセツサのグループ
動作要求への応答は応答回路60で形成され、リードSS0
−SS7のうちのボードアドレスビツト位置に対応するリ
ードが論理０にセツトされる。制御器50はタイムスロツ
ト２においてリードSCANを論理１状態にセツトし、これ
によつて応答回路60で形成された応答がデータセレクタ
711−718によつて選択されてバス321又はバス322に出力
される。

前述のように、制御器50のリードENA及びENBは回路30
の出力制御論理に対してバス321又はバス322のいずれに
出力を送るべきかを指示する。データは、制御器50によ
つてシフトリードENSが付勢されている間に各レジスタ7
00−707の３つのラツチからシフトして出力され、対応
するバス321又はバス322へ送られる。リードENSはタイ
ムスロツト１の中間からタイムスロツト４の中間まで付
勢されている（論理１）。このようにして、リードENS
によつてデータシフトウインドウが形成され、その間に
各レジスタ700−707からの３ビツトが、TDB入力20から
のリードCKBを介して印加される一連のシステムクロツ
ク信号の立下り時に直列にシフト出力される。

TDB出力20の出力制御論理回路724は、選択された制御
データをバス321又は322のいずれかに出力するために、
バス駆動器719−０−719−７又は720−０−720−７のい
ずれかを付勢する組合せ回路である。制御回路724はど
のタイムスロツト（２−４）でデータをバス321又はバ
ス322へ送出するかも指令する。たとえば、レジスタ700
−707への書込み中にリードOL3及びOL4のみが駆動され
たものとすると、回路724は、選択リードSL3及びSL4の
みに現れる論理１状態に応動し、制御器50からのシフト
付勢信号ENS及び回路20からのクロツク信号CKBに対し
て、システムタイムスロツト３及び４においてのみデー
タをバス321又はバス322へ出力することを可能とする。

制御器50から制御器50の制御バスを介して送られる入
力ASCP、BSCPにより、出力制御回路724はタイムスロツ
ト２においてリードAOT又はBOTから３状態バス駆動器71
9−０乃至719−７又は720−０乃至720−７のいずれかを
駆動し、応答回路60で作られた応答を送信する。

制御器50から制御バスを介して送られる入力ENA、ENB
により、出力制御論理724は、リードENSの（前述の）ウ
インドウがある間で、かつリードCKBにタイムスロツト
パルスがある間にリードAOT又はBOTを付勢する。これに
より、レジスタ700−707の各々に蓄えられていた３ビツ
トのデータは、セレクタ711−718に読出され、タイムス
ロツト２−４においてバス321、322へ出力される。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 オイ，ケヴイン ジヨー アメリカ合衆国 07733 ニユージヤー シイ，ホルムデル，デア パス ロード ９ (56)参考文献 特開 昭57−111733（ＪＰ，Ａ) 特開 昭56−16224（ＪＰ，Ａ) 特開 昭53−47738（ＪＰ，Ａ) 特開 昭52−21736（ＪＰ，Ａ) 特開 昭47−18231（ＪＰ，Ａ)

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】関連するポートプロセッサ（202）と各フ
   レームごとにＮ個のタイムスロットを持つ共通時分割多
   重化バス（A,B）との間に設けられたインターフェース
   回路（203）であり、該バス（A,B）が中央呼びプロセッ
   サに接続され、該中央プロセッサが該バスを介して制御
   タイムスロットのグループにおいて複数のポートプロセ
   ッサ（202）と通信するものであるインターフェース回
   路において、 該関連するポートプロセッサ（202）から送出情報を受
   信して複数のメモリ位置に記憶し、および該バス（A,
   B）を介して該フレーム内の決められたタイムスロット
   のグループのうちのタイムスロットにおいて該中央プロ
   セッサから受信された情報を該複数のメモリ位置に記憶
   する記憶手段（30,20） 該決められたタイムスロットの第１のタイムスロットに
   おいて該バス（A,B）を介して該中央プロセッサによっ
   て伝送された所定の要求の受信に応答して該関連するポ
   ートプロセッサから受信して記憶された情報を該フレー
   ム内の該決められたタイムスロットのうちの後続のタイ
   ムスロットにおいて該バスに伝送するための手段（5
   0）、および 該関連するポートプロセッサ（202）をアドレスする信
   号についてフレーム内の該第１のタイムスロットにおい
   て該バス（A,B）をモニターして該フレームの決められ
   たタイムスロットのうちの後続のタイムスロットにおい
   て該中央プロセッサから伝送された情報を該バスから受
   信するための手段（55）を含むことを特徴とするインタ
   ーフェース回路。
2. 【請求項２】請求の範囲第１項に記載のインターフェー
   ス回路において、 該バス（A,B）に与えられる各ビット位置に対応して該
   関連するポートプロセッサから受信する制御情報を記憶
   するためのシフトレジスタの第１のグループ（700−70
   7）を該記憶手段（30）内に含むことを特徴とするイン
   ターフェース回路。
3. 【請求項３】請求の範囲第１項に記載のインターフェー
   ス回路において、 該バス（A,B）に与えられる各ビット位置に対応して該
   中央プロセッサから受信した情報を記憶するためのシフ
   トレジスタの第２のグループ（635−638）を該記憶手段
   内に含むことを特徴とするインターフェース回路。
4. 【請求項４】請求の範囲第１項に記載のインターフェー
   ス回路において、 該ポートプロセッサ（202）に対し割り込み信号を発生
   するための手段（15）をさらに含み、 該割り込み信号を発生するための手段は、 該中央プロセッサから無効な情報が送られたときか、も
   しくは該第１のタイムスロットにおいてポート回路（20
   0）アドレスが受信されたときに割り込み信号を発生す
   るよう機能するものであることを特徴とするインターフ
   ェース回路。
5. 【請求項５】請求の範囲第１項に記載のインターフェー
   ス回路において、 該関連するポートプロセッサに障害が起こった時に該関
   連するポートプロセッサを読み出し専用モードに置くた
   めの手段（70）をさらに含むことを特徴とするインター
   フェース回路。