JPS6022384B2

JPS6022384B2 - バス変換方式

Info

Publication number: JPS6022384B2
Application number: JP18540780A
Authority: JP
Inventors: 太平山口; 博俊灰田; 富雄増田; 暢哲佐藤; 至奥野
Original assignee: Panafacom Ltd
Current assignee: Panafacom Ltd
Priority date: 1980-12-29
Filing date: 1980-12-29
Publication date: 1985-06-01
Also published as: JPS57111733A

Description

【発明の詳細な説明】本発明はバス変換方式に関し、特にデータ中の異る２種
類のバス間でデータ転送の整合をとるとともに高速バス
上のデータ転送回数を減少させ、チャネル転送がＣＰＵ
のスループットに与える影響を減少するようにしたもの
である。

従釆、チャネルからメモリーに直接アクセスを行う際、
例えば２バイトの低速バス及び４バイトの高速バスを用
いるが、高速バスに接続されるチャネルの数は低速バス
のそれより制限される等の理由から、高速バスに低速バ
スモードのチャネル接続を行うため、第１図に示すよう
に、バス変換装置により高速バスと低速バスを接続する
ことが行われる。

高速バスが低速バスのｎ倍の転送中をもっとすると同量
のデータを転送する場合、高速バスでの転送回数と低速
バスでの転送回数の比率は一般に１：ｎになる。チャネ
ルによるデータ転送はメモリ・アクセスを伴うので、こ
の回数が少なければＣＰＵのスループットが向上するこ
とになる。本発明は上記した点に鑑みてなされたもので
、第２図に示すように、単位量のデータ転送を行う低速
バスーと、ｎ単位のデータ転送を行う高速バス２と、ｎ
単位のデータとそれに対応するアドレス情報を格納する
双方向性のバッファ３と、制御手段４とを備え、上記制
御手段４は低速バス側から高速バス側にデータを転送す
る際、ＷＩ）送られてきたデータを順次バッファに書込
む機能と、Ｗ２）バッファにデータが書込まれるとタイ
マーをリセットし、しかる後タイマーを再起動する機能
と、Ｗ３）バッファが一杯になると、バッファのデータ
を高速バス上に送出する機能と、Ｗ４）タイマーがタイ
ムオーバーすると、バッファのデ−夕を高速バス上に送
出する機能とを備え、高速バス側から低速バス側にデー
タを転送する際位１）要求するデータがバッファに存在
すれば直ちに当該データを低速バス上に送出する機能と
び２）存在しなければ転速要求をＣＰＵ側に行い、しか
る後データをバッファにとり込み、当該データを低速バ
ス上に送出する機能と、■３）バッファにデータが書込
まれるとタイマーをリセットし、しかる後タイマーを再
起勤する機能と、伍心タイマーがタイムオーバーする
と、バッファを解放する機能とを備えるようにしたもの
である。

本発明により、１つのチャネルに１つのバッファ３を割
付けるチャネルからメモリーへの転送時にｎ個の単位デ
ータをバッファ内で組立て、メモリーからチャネルへの
転送時には、高速バスを介してバッファに取込んだｎ単
位データをｎ回に分けてチャネルへ転送することができ
る。

また、チャネルが連続したメモリー領域をシーケンシャ
ルにアクセスすることが多いという性質を利用して、バ
ッファをチャネルに対して動的に割付けることができ「
付けにチャネルが転送すべきアドレス情報を用いること
ができる。そして、チャネルによる一連のデータ転送の
最終データ転送終了後、バッファには高速バスのデータ
中のｎ単位データが組上がらないまま待たされたり、チ
ャネルから読まれることを期待してメモリからのデータ
を保持し続ける状態があるが、バッファ毎に設けられた
タイマー機能により、一定時間以上同一バッファにアク
セスが無い場合その内容を放棄したり、強制的にメモリ
へ転送して、そのバッファを再割付け可能状態にしてい
るので、バッファ使用効率の低下を防ぐことがきる。以
下、本発明のバス変換方式を図面に示す具体例に従って
説明する。

具体例として、２バイトのデータ転送中をもつ低速バス
（以下Ｂバスという）と、４バイトのデータ転送中をも
つ高速バス（以下日バスという）と、それらの間でデー
タの変換を行うバス変換装置（以下ＢＣＡという）とか
らなるバス変換方式を考える。

ここで変換のためのバッファは４バイトのものを４組も
つこととする。第３図はＢＣＡのデータの流れにもとづ
くブロック図であり、ＤＢＦＩＩ〜１４・・・・・・
ＤＢＦ４１〜４４は各々第１〜４組のバッファの第１〜
４バイト、ＢＰＩ〜４，ＤＤＰは第１〜４組のバッファ
出力及びバッファを使用できないときのデータバス、Ｓ
ＬＤＭ，ＳＬＢＭは選択器への選択信号、ＷＢＦＩＩ
〜１４，・・‐‐‐・４１〜４４はＤＢＦＩＩ〜１４，
・・‐‐・‐４１〜４４への書込み制御信号を示す。第
４図は８ＣＡのアドレス信号の流れにもとづくブロック
図であり、ＷＡＤＩ〜４はバッファが転送またはフェツ
チされるべきアドレスと転送の方向を保持するレジスタ
への書込信号、ＴＭＯＶＩ〜４はタイマーのタイムオー
バー信号、ＣＯＩＮＩ〜４はバイトアドレスの下位２ビ
ットを除いてアドレス比較を行う比較器の出力を示す。
川メモリ書込みシーケンス（チャネル→メモリ）まず
、第５図ａのメモリ配置に示される２０００番地より８
バイトのデータをメモリに書込む場合を考える。

ＢＣＡの第１〜４組のバッファのうち、第１組は他のチ
ャネルに割付けられているとする。またチャネルからは
Ｂバスを介して２バイトづつデータ転送が行われるとす
る。以下第５図ｂを参照して説明する。（１）チャネル
よりＢＣＡに■のデータが転送されると、ＢＣＡは第１
〜４組のバッファのうち空いているものを探し、番号の
若い第２組のバッファを割付け、アドレス、データ及び
転送方向を登録しタイマーを起動する。

登録アドレスは下位２ビットが除かれるのでデータバッ
ファは４バイト境界を保持することになる。従って■の
データはデータバッファＤＢＦ２３，ＤＢＦ２４の２バ
イトに登録される。

ここで、チャネルは連続領域を順次転送すると予想して
いるので、アドレス２０００の４バイト領域には再度書
込みがあるとは期待できず、第２組のバッファのデータ
はメモリに転送され、転送終了後バッファは解放され、
タイマーもリセットされる。（０）■のデータがチャネ
ルから書込まれたとき■のデータと同様第２組のバッフ
ァに登録される。

■のデータはアドレス２００４が指す４バイト境界の前
半であるので転送せず、タイマーを駆動して一定時間待
つ。血）タイマーが飽和する前に■のデータの書込みが
あれば、■のデータは■のデータが登録されている同じ
バッファに書込まれ、■のデータが４バイト境界の最終
バイトを含むので直ちに転送が実行される。

（Ｎ）■のデータで連続転送が終了するものとすると、
ＢＣＡはタイマーが飽和するまで■に続くデータの到着
を待つが、タイマーが飽和すれば信号ＴＭＯＶをトリガ
ーにしてデータ・バッファの前半のみを転送し、このバ
ッファを解放する。

‘ｏ｝メモリー読出しシーケソス（メモリー→チャネ
ル）次に、第６図ａのメモリ配置に示されるデータを謙
出すシーケンスを第６図ｂを参照して以下に説明する。

（１）チャネルからの■のデータの詠出し要求により、
ＢＣＡはバッファに登録されたアドレス及び転送方向の
一致がとれるものを探すが、■は８バイト連続議出しの
最初のバイトなので一致はとれず、メモリーに対して■
を含む４バイト境界のデータのフェッチを起動し、デー
タがバッファに入った時点でチャネルに対して■のデー
タとともに応答を返す。

ｍ）■のデータの論出し要求に対しては、ＢＣＡは■を
含む４バイト境界領域（■、■）をフェッチし、データ
が揃った時点でチャネルに応答を返す。

■のデータは４バイト境界の最終バイトを含まないので
、ＢＣＡは残りのバイトについてアクセスのあることを
予想しタイマーを起動して一定時間バッファのデータを
保持する。（ｍ）■に引続き■のデータの読出し要求が
あると、ＢＣＡはチャネルに対して予めバッファにコピ
ーのある■のデータとともに応答を返す。

■のデー外ま４バイト境界の最終バイトを含むので、（
■、■）のデータはキャンセルされるがタイマー起動中
にアクセスがあったので、次にアクセスが予想される（
■、■）のデータのフェツチを起動し、このプリフェッ
チ後タイマーをリセットし、しかる後再起勤する。（Ｗ
）■のデータの議出し要求があった場合、プリフエツチ
によりＢＣＡ内に（■、■）のデータが予め用意されて
いるので、チャネルに対して■のデータを直ちに応答す
る。

引き続き■のデータの論出しを予想してタイマーをリセ
ットししかる後再起動する。（Ｖ）タイマーを起動した
後、一定時間が経過するとタイマーはＴＭＯＶ２を出力
し、ＢＣＡは連続転送が終了したものとみて、バッファ
を解放し、データ（■、■）をキャンセルする。

【図面の簡単な説明】

第１図はバス変換装置が適用されるシステム構成を示す
。第２図は本発明のバス変換方式の構成を示す。第３図は
本発明のバス変換方式のデータの流れにもとづくブロッ
ク図。第４図は本発明のバス変換方式のアドレス信号の
流れにもとづくブロック図。第５図はメモリー書込みシ
ーケケンスを説明する図である。第６図はメモリー読出
しシーケンスを説明する図である。１・・・・・・低速
バス、２・・・・・・高速バス、３・・・・・・バッフ
ァ、４・・・・・・制御手段。才Ｊ図才タ図夕も図図Ｎ ☆ 〆ｍ図寸＊

Claims

【特許請求の範囲】

１単位量のデータ転送を行う低速バスと、ｎ単位のデ
ータ転送を行う高速バスと、ｎ単位のデータとそれに対
応するアドレス情報を格納する双方向性のバツフアと、
制御手段とを備え、上記制御手段は低速バス側から高
速バス側へデータを転送する際（Ｗ１）送られてきた
データを順次バツフアに書込む機能と、（Ｗ２）バツ
フアにデータが書込まれるとタイマーをリセツトし、し
かる後タイマーを再起動する機能と、（Ｗ３）バツフ
アが一杯になると、バツフアのデータを高速バス上に送
出する機能と、（Ｗ４）タイマーがタイムオーバーす
ると、バツフア上のデータを高速バス上に送出する機能
とを備え、また高速バス側から低速バス側にデータを
転送する際（Ｒ１）要求するデータがバツフアに存在
すれば直ちに当該データを低速バス上に送出する機能と
、（Ｒ２）存在しなければ転送要求をＣＰＵ側に要求
し、しかる後データをバツフアにとり込み、当該データ
を低速バス上に送出する機能と、（Ｒ３）バツフアに
データが書込まれるとタイマーをリセツトし、しかる後
タイマーを再起動する機能と、（Ｒ４）タイマーがタ
イムオーバーすると、バツフアを解放する機能とを備え
ることを特徴とするバス変換方式。