SU1200292A1 - Резервированное вычислительное устройство - Google Patents

Abstract

1. РЕЗЕРВИРОВАННОЕ ВЬИИСЛИТЕЛЬНОЕ УСТРОЙСТВО, содержащее два блока пам ти и процессор, информационный выход и выход обращени  которого соединены с одноименными входами блоков пам ти, информационные выходы которых через мультиплексор подклю/ - . / ,..,.-,., ..:,. -liMS ;.; / .%. / чены к информационному входу процессора , отличающеес  тем, что, с целью повышени  быстродействи , в него введены генератор импульсов, блок запрета и блок управлени , вход контрол , вход обращени  и выход запрета контрол  которого соединены с . одноименными выходами и входом первого блока пам ти, первый и второй управл ющие выходы - с соответствующими входами мультиплексора и блока запрета, а синхровход - с первым выходом генератора импульсов, второй выход которого соединен с соответствздащим синхровходом блока запрета , выход которого соединен с синхровходом процессора.

Description

2. Устройство по п. 1, отличающеес  тем, что блок пам ти содержит элемент з.адержки, элемент сравнени , элемент свертки, регистр и накопитель, вход которого соединен с информационным входом блока пам ти, первый выход - с входом элемента свертки и первым входом регистра, второй выход - с первым входом элемента сравнени , второй , третий входы и выход которого соединены соответственно с выходом элемента свертки, входом запрета кон рол  и контрольным выходом блока пам ти , вход обращени  которого соединен с входом элемента задержки, первьй ыход которого соединен с выходом обращени  блока пам ти, а второй выход - с в торым входом регистра , выход которого  вл ет с  информационным выходом блока пам ти.

3, Устройство по п. 1, о т л и чающеес  тем, что блок управлени  содержит элемент И, счетчик и два триггера, первые и вторые входы которых  вл ютс  соответственно входами контрол  и обращени  блока управлени , первый управл ющий выход и выход запрета контрол  которого соединены с первьм и вторым выходами первого триггера,, а второй управл ющий выход - с выходом второго триггера и первым входом элемента И, второй вход которого соединен с синхровходом блока пам ти и первым входом счетчика, а выхбд - с вторым входом счетчика, выход которого соединен с третьим входом второго триг .гера,.

Изобретение относитс  к вычислительной технике и может быть использовано в системах с повьшенными требовани ми к надежности и быстродействию .

Цель изобретени  - повьшение быстродействи  устройства.

На фиг,I представлена схема устройства; на фиг, 2 - схема блока пат м ти; на фиг.З - схема блока управлени ; на фиг,4 - временные диаграммы работы.

Устройство (фиг,1) содержит прогт цессор 1, блоки 2 пам ти, мультиплексор 3, блок 4 управлени , генератор 5 импульсов и блок 6 запрета ,

Блок 2 пам ти содержит (фиг,2) накопитель 7, регистр. 8, элемент 9 свертки, элемент 10 сравнени  и элемент 11 задержки.

Блок 4 управлени  содержит (фиг,3 первый 12 и второй 13 триггеры, счетчик 14 и элемент И 15.

Повыш1ение быстродействи  достигаетс  за счет того, что во временной диаграмме взаимодействи  процессора и пам ти при выборе момента записи информации пам ти на приемный регистр процессора не учитываютс  посто нно затраты времени, св занные

с задержкой переключени  мультицлексора на резервный блок пам ти в случае отказа основного. При установке строба записи информации на приемный регистр процессора в затратах времени , св занных с переключением резерва , учитываетс  только величина задержки информации на мультиплексоре , наход щемс  в переключенном состо нии . Благодар  этому, в цикле обращени  процессора к пам ти посто нно нет холостых затрат време- . ни, предусмотренных на случай возникновени  отказа.

При отказе основного блока пам ти производитс  один раз фактическа  задержка момента записи информации на врем , равное длительности переключени  мультиплексора на резервный

блок. Дл  этого по сигналу контрол  из блока пам ти блок управлени  обеспечивает выдачу команды на схему запрета , котора  производит отключение импульсов генератора от синхронизирующего входа процессора, в результате чего в процессоре не вырабатываетс  очередной отбор. Процессор переходит в режим статического останова . Неправильна  информаци  отказавшего блока пам ти не записываетс  на приемный регистр,i Кроме того, по сигналу контрол  из блока пам ти блок управлени  обес печивает вьщачу команды на мультиплексор дл  переключени  на исправный блок пам ти. Врем  пребьшани  процессора в .останове определ етс  величиной задержки переключени  муль типлексора. Счет времени обеспечиваетс  блоком управлени , который по :. истечении заданного интервала снимае команду со схемы запрета,, в результате чего импульсы генератора вновь начинают поступать в процессор. По очередному стробу плавильна  информа ци  резервного блока записываетс  в процессор. Блок пам ти содержит элемент свер ки и сравнени , предназначенные дл  контрол  информации, считьюаемой из накопител . При обнаружении ошибки элемент сравнени  обеспечивает выработку сигнала контрол , поступающего на блок управлени . Элемент задержки обеспечивает получение стро ба записи информации накопител  на регистр и строба фиксации сигнала г контрол  на триггерах блока управлени . . Блок управлени  содержит триггеры которые обеспечивают фиксацию сигнала контрол  блока пам ти. Первый . триггер предназначен дл  управлени  мультиплексора, вход которого . соединен с пр мым вькрдом первого триггера. Второй Tpiwrrep предназначен дл  управлени  злементом запрета Счет времени пребьшани  процессора в останове обеспечиваетс  с помощью счетчика, запускаемого вторым триггером и считающего импульсы генератора . Отсчитав заданный интервал, счетчик обеспечивает сброс второго триггера в исходное, состо ние, в ре .зультате чего возобновл етс  работа процессора. Инверсный сигнал первого триггера обеспечивает исключение повторного срабатывани  по отказу блока 2 пам ти. Элемент И предназначен дл  стробировани  сигнала запуска счетчика импульсами генератора. Устройство работает следующим образом . При отсутствии отказов блок 4 управлени  находитс  в исходном состо  нии, при котором мультиплексор 3 настроен на св зь процессора 1 с основ ным блоком 2 пам ти, блок 6 запре92 - на передачу импульсов генератора 5 на вход процессора I , Блок 6 реализуетс  схемой И. На входы обо- их блоков 2 пам ти поступают из процессора I сигналы обращени  (ОБР ) и адрес. На выходе регистра 8 блоков 2 по вл етс  информаци  (ШФ ). После мультиплексора информаци  основного блока 2 пам ти поступает на вход процессора 1 (ИНФ). По стробу (CTPjnpoизводитс  запись информации на приемный регистр процессора 1. При возникновении отказа основного блока 2 пам ти на выходе элемента 1.0 сравнени  формируетс  сигнал контрол  (кон), который по стробу с элементом 11 записьюаетс  на триггеры 12 и 13. Одновременно информаци  отказавшего блока 2 записываетс  на регистр 8 и проходит на выкод блока 2. Пр мой сигнал с выхода триггера 12 постзшает на управл ющий вход (МП) мультиплексора 3, который начинает ,. перестройку на св зь процессора с ре- зервным блоком пам ти. Одновременно с этим сигнал с выхода триггера 13, поступающий на управл ющий вход (ЗАПР) элемента 6, отключает генератор 5 от процессора 1, в результате чего прекращаетс  формирование стробов в процессоре 1, следовательно, неправильна  информаци  пам ти не записываетс  на приемный регистр. Сигнал с выхода триггера 13 запускает через элемент И 15 счетчик 14, который начинает считать импульсы , поступающие с генератора 5. В простейшем случае использовани  в кй- честве счетчика 14 сдвигового регистра начинаетс  сдвиг логической 1. По истечении заданного интервала времени счетчик 14 вырабатывает сигнал , который возвращает триггер 13 в исходное состо ние. Импульсы генератора 5 начинают поступать на вход процессора 1, по вл етс  строб по которому в приемный регистр процессора I через переключенный мультиплексор 3 зап1 сываетс  правильна  информаци  резервного блока 2 пам ти. . , Инверсный сигнал триггера 12 сразу после срабатьюани  триггера поступает на элемент 10, запрещает повторную выработку сигналов контрол  при обращени х процессора к пам ти. В системах с несколькими резервируемыми блоками пам ти, имеющими контроль,.работа аналогична, при этом сигналы контрол  должны быть

собраны по ИЛИ. Данное решение можно также использовать при резервировании процессоров.

гМ

Claims (3)

1. РЕЗЕРВИРОВАННОЕ ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО, содержащее два блока памяти и процессор, информационный выход и выход обращения которого соединены с одноименными входами блоков памяти, информационные выходы которых через мультиплексор подключены к информационному входу процессора, отличающееся тем, что, с целью повышения быстродействия, в него введены генератор импульсов, блок запрета и блок управления, вход контроля, вход обращения и выход запрета контроля которого соединены с одноименными выходами и входом первого блока памяти, первый и второй управляющие выходы - с соответствующими входами мультиплексора и блока запрета, а синхровход - с первым выходом генератора импульсов, второй выход которого соединен с соответствующим синхровходом блока запрета, выход которого соединен с синхровходом процессора.

2, Устройство по π. 1, отличающееся тем, что блок памя ти содержит элемент задержки, элемент сравнения, элемент свертки, регистр и накопитель, вход которого соединен с информационным входом блока памяти, первый выход - с входом элемента свертки и первым входом регистра, второй выход — с пер-* вым входом элемента сравнения, второй, третий входы и выход которого соединены соответственно с выходом элемента свертки, входом запрета контроля и контрольным выходом блока памяти, вход обращения которого соединен с входом элемента задержки, первый ^ыход которого соединен с выходом обращения блока памяти, а второй выход - с вторым входом регистра, выход которого являет .1200292 ся информационным выходом блока памяти.

3. Устройство по π. 1, о т л и чающе е с я тем, что блок управления содержит элемент И, счетчик и два триггера, первые и вторые входы которых являются соответственно входами контроля и обращения блока управления, первый управляющий выход и выход запрета контроля которого соединены с первым и вторым выходами первого триггера,, а второй управляющий выход - с выходом второго триггера и первым входом элемента И, второй вход которого соединен с синхровходом блока памяти и первым входом счетчика, а выхЬд - с вторым входом счетчика, выход которого соединен с третьим входом второго триггера.