JPS6184136A - スリツプ制御回路 - Google Patents
スリツプ制御回路Info
- Publication number
- JPS6184136A JPS6184136A JP59205827A JP20582784A JPS6184136A JP S6184136 A JPS6184136 A JP S6184136A JP 59205827 A JP59205827 A JP 59205827A JP 20582784 A JP20582784 A JP 20582784A JP S6184136 A JPS6184136 A JP S6184136A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- phase
- state
- width
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/062—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers
- H04J3/0626—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers plesiochronous multiplexing systems, e.g. plesiochronous digital hierarchy [PDH], jitter attenuators
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
同期網における伝送路終端装置において、伝送路側から
入力されるデータの位相の時間的変動を吸収する機能を
持ったスリップ制御回路に関するものである。
入力されるデータの位相の時間的変動を吸収する機能を
持ったスリップ制御回路に関するものである。
一般に同期網における伝送路終端装置では伝送路側から
入力される信号からタイミング金抽出しこのタイミング
で波形変換された信号をエラスティックストアメモリと
いう書き込みタイミングと読み出しタイミングとをそれ
ぞれ数置に設定できる機能を持った記憶素子を用いて装
置内のマスタークロックに同期させて送り出しているが
、実際には伝送路側から抽出されるタイミングクロック
は伝送路において周囲の温度変化や局側の電源の変動等
により時間的な変動を伴う為、データの読み出し位相と
書き込み位相の安定な関係が破られることがあり、（こ
れをスリップという）、これを制御するために遅延回路
が設けられている。第４図は従来の位相変動を吸収する
機能を持った回路のブロック図で、図中ｌＯは遅延回路
、１１はエラスティックストアメモリ、１２は書き込み
制御部、１３は読出し制御部、１４ｔｌｊ位相比較部、
１５は選択部である。そして、入力されたデータはエラ
スティックストアメモリＩＩＫ入り、書き込み制御部１
２、読出し制御部１３を通してここに書き込まれゐデー
タの位相を読み出すデータの位相を位相制御部１４で比
較し、その比較結果をもとに入って来るデータを遅延回
路１１を通すか否かの選択を選択部１５で行う。第５図
は、従来回路における書き込み位相と読み出し位相の安
定な状態を示している。安定な状態とは斜線部６の領域
に書き込み位相ａが重なっていない状態であり、もし重
なった場合にはスリップが発生しデータエラー障害が生
じる。しかしながら、このような従来回路では伝送路終
端装置の電源を投入した時点での書き込み位相と読み出
し位相が第５図の様な状態にあれば書き込み位相ａが１
．だけ時間変動を受けても読み出し位相の領域には重な
ることは無く安定であるが、電源投入時に第６図の様な
状態にあった場合、書き込み位相ａ′がｔｌだけ変動を
受けると読み出し位相の領域ｂＩＣ重なってしまい、ス
リップが発生し、データエラー障害が起るという欠点が
あった。
入力される信号からタイミング金抽出しこのタイミング
で波形変換された信号をエラスティックストアメモリと
いう書き込みタイミングと読み出しタイミングとをそれ
ぞれ数置に設定できる機能を持った記憶素子を用いて装
置内のマスタークロックに同期させて送り出しているが
、実際には伝送路側から抽出されるタイミングクロック
は伝送路において周囲の温度変化や局側の電源の変動等
により時間的な変動を伴う為、データの読み出し位相と
書き込み位相の安定な関係が破られることがあり、（こ
れをスリップという）、これを制御するために遅延回路
が設けられている。第４図は従来の位相変動を吸収する
機能を持った回路のブロック図で、図中ｌＯは遅延回路
、１１はエラスティックストアメモリ、１２は書き込み
制御部、１３は読出し制御部、１４ｔｌｊ位相比較部、
１５は選択部である。そして、入力されたデータはエラ
スティックストアメモリＩＩＫ入り、書き込み制御部１
２、読出し制御部１３を通してここに書き込まれゐデー
タの位相を読み出すデータの位相を位相制御部１４で比
較し、その比較結果をもとに入って来るデータを遅延回
路１１を通すか否かの選択を選択部１５で行う。第５図
は、従来回路における書き込み位相と読み出し位相の安
定な状態を示している。安定な状態とは斜線部６の領域
に書き込み位相ａが重なっていない状態であり、もし重
なった場合にはスリップが発生しデータエラー障害が生
じる。しかしながら、このような従来回路では伝送路終
端装置の電源を投入した時点での書き込み位相と読み出
し位相が第５図の様な状態にあれば書き込み位相ａが１
．だけ時間変動を受けても読み出し位相の領域には重な
ることは無く安定であるが、電源投入時に第６図の様な
状態にあった場合、書き込み位相ａ′がｔｌだけ変動を
受けると読み出し位相の領域ｂＩＣ重なってしまい、ス
リップが発生し、データエラー障害が起るという欠点が
あった。
本発明は、電源投入時（書き込み位相が変動を受けると
読出し位相の領域と重なってスリップが発生し、データ
エラー障害が起るという従来の問題点を解決し、電源投
入時もしくは入力障害時に、一時的に読出し位相の領域
幅を一定量大きくしておき、直後に従来と同じ幅（戻す
ととくよシ、上述のようなスリップが発生することを防
止し得るようにするものである。
読出し位相の領域と重なってスリップが発生し、データ
エラー障害が起るという従来の問題点を解決し、電源投
入時もしくは入力障害時に、一時的に読出し位相の領域
幅を一定量大きくしておき、直後に従来と同じ幅（戻す
ととくよシ、上述のようなスリップが発生することを防
止し得るようにするものである。
ｃ問題点の解決手段〕
本発明のスリップ制御回路は、デジタル同期信号系の信
号受信部において入力信号のワンダー吸収の為のエラス
ティックストアメモリと、このエラスティックストアメ
モリの書き込み、読出し位相差を監視する位相比較信号
を電源投入時、もしくは入力信号障害時と定常時とで切
替える選択回路とからなる構成とすることにより、上記
従来の問題点を解決している。
号受信部において入力信号のワンダー吸収の為のエラス
ティックストアメモリと、このエラスティックストアメ
モリの書き込み、読出し位相差を監視する位相比較信号
を電源投入時、もしくは入力信号障害時と定常時とで切
替える選択回路とからなる構成とすることにより、上記
従来の問題点を解決している。
以下、本発明の一実施例を第１図〜第３図により説明す
る。図中１ｏはエラスティックストアメモリ、１１は遅
延回路、１２は書き込み制御部、１３は読出し制御部、
１４は位相比較部、１５は選択部である。また、１６は
上記位相比較のための基準信号である位相比較信号を電
源投入時もしくは入力信号障害時と定常時とで切替える
選択回路である。即ち、入力されたデータはエラスティ
ックストアメモリ１０に入り、電源投入時もしくは入力
障害時には、第２図、第３図に示す様に定常時の領域幅
よプも一定Ｒａ！を大きくとったＣの読出し位相領域を
選択し、直後にｂの定常時の読出し位相領域幅に切シ替
え、書き込み位相と位相比較し、その結果によシ次々と
入ってくるデータを遅延回路１１を通すか否かを選択す
る。これにより電源投入時、書き込み位相と読出し位相
が第２図の状態にあった場合、ａ′は遅延回路によシ即
座にａ′に移動し、その直後からは第３図の様な安定な
状態に移シ、以後スリップが発生することが無くなる。
る。図中１ｏはエラスティックストアメモリ、１１は遅
延回路、１２は書き込み制御部、１３は読出し制御部、
１４は位相比較部、１５は選択部である。また、１６は
上記位相比較のための基準信号である位相比較信号を電
源投入時もしくは入力信号障害時と定常時とで切替える
選択回路である。即ち、入力されたデータはエラスティ
ックストアメモリ１０に入り、電源投入時もしくは入力
障害時には、第２図、第３図に示す様に定常時の領域幅
よプも一定Ｒａ！を大きくとったＣの読出し位相領域を
選択し、直後にｂの定常時の読出し位相領域幅に切シ替
え、書き込み位相と位相比較し、その結果によシ次々と
入ってくるデータを遅延回路１１を通すか否かを選択す
る。これにより電源投入時、書き込み位相と読出し位相
が第２図の状態にあった場合、ａ′は遅延回路によシ即
座にａ′に移動し、その直後からは第３図の様な安定な
状態に移シ、以後スリップが発生することが無くなる。
他の作用は上記従来例と同様である。
以上説明してきたように本発明のスリップ制御回路は、
電源投入時、本しくけ入力障害時には一時的に読出し位
相領域の幅を定常時よシも大きくとることにより、以後
スリップが発生することが無くなシ、データエラー障害
を確実に除去することができるという効果を有する。
電源投入時、本しくけ入力障害時には一時的に読出し位
相領域の幅を定常時よシも大きくとることにより、以後
スリップが発生することが無くなシ、データエラー障害
を確実に除去することができるという効果を有する。
第１図は、本発明の一実施例に係るスリップ制御回路を
示すブロック図、 第２図及び第３図は、第１図のスリップ制御回路の動作
を示すタイムチャート、 第４図は、従来の回路側を示すブロック図、そして、第
５図及びｗＣ６図は、従来回路の動作を示すタイムチャ
ートである。 ｌＯ・・・エラスティックストアメモリ１１・・・遅延
回路 １６・・・選択回路
示すブロック図、 第２図及び第３図は、第１図のスリップ制御回路の動作
を示すタイムチャート、 第４図は、従来の回路側を示すブロック図、そして、第
５図及びｗＣ６図は、従来回路の動作を示すタイムチャ
ートである。 ｌＯ・・・エラスティックストアメモリ１１・・・遅延
回路 １６・・・選択回路
Claims (1)
- デジタル同期伝送系の信号受信部において入力信号のワ
ンダーを吸収するエラステイツクストアメモリと、この
エラステイツクストアメモリの書込み、読出し位相差を
監視する位相比較回路と、この位相比較の為の基準信号
である位相比較信号を電源投入時もしくは入力信号障害
時と定常時とで切替える選択回路とを有するスリップ制
御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59205827A JPS6184136A (ja) | 1984-10-01 | 1984-10-01 | スリツプ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59205827A JPS6184136A (ja) | 1984-10-01 | 1984-10-01 | スリツプ制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6184136A true JPS6184136A (ja) | 1986-04-28 |
| JPH0564495B2 JPH0564495B2 (ja) | 1993-09-14 |
Family
ID=16513363
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59205827A Granted JPS6184136A (ja) | 1984-10-01 | 1984-10-01 | スリツプ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6184136A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6461139A (en) * | 1987-08-31 | 1989-03-08 | Nec Corp | Data signal phase correcting circuit |
| JPH02502780A (ja) * | 1988-10-14 | 1990-08-30 | ディジタル イクイプメント コーポレーション | 変通性バッファに差し迫ったオーバーフロー及び／又はアンダーランを探知する方法と装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5728990A (en) * | 1980-07-29 | 1982-02-16 | Ngk Spark Plug Co Ltd | Heat pipe |
-
1984
- 1984-10-01 JP JP59205827A patent/JPS6184136A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5728990A (en) * | 1980-07-29 | 1982-02-16 | Ngk Spark Plug Co Ltd | Heat pipe |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6461139A (en) * | 1987-08-31 | 1989-03-08 | Nec Corp | Data signal phase correcting circuit |
| JPH02502780A (ja) * | 1988-10-14 | 1990-08-30 | ディジタル イクイプメント コーポレーション | 変通性バッファに差し迫ったオーバーフロー及び／又はアンダーランを探知する方法と装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0564495B2 (ja) | 1993-09-14 |
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