JPS6294050A - 二重化装置切替方式 - Google Patents
二重化装置切替方式Info
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- JPS6294050A JPS6294050A JP60233294A JP23329485A JPS6294050A JP S6294050 A JPS6294050 A JP S6294050A JP 60233294 A JP60233294 A JP 60233294A JP 23329485 A JP23329485 A JP 23329485A JP S6294050 A JPS6294050 A JP S6294050A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
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- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Monitoring And Testing Of Exchanges (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は二重化装置切替方式、更に詳しく言えは１時分
割交換機等において信頼性を向上するため処理装置を現
用および予備用に二重化し、これを上位装置からの制御
信号によって現用および予備用装置に切替える方式に関
する。
割交換機等において信頼性を向上するため処理装置を現
用および予備用に二重化し、これを上位装置からの制御
信号によって現用および予備用装置に切替える方式に関
する。
時分割交換機等の信号処理装置ｎでは上位装置（例えば
通話スイッチ制御装置）と下位装置（例えば端末制御装
置）とで構成され、特に従装置を現用および予備用に２
重化して、信頼性の向ト。
通話スイッチ制御装置）と下位装置（例えば端末制御装
置）とで構成され、特に従装置を現用および予備用に２
重化して、信頼性の向ト。
保守の安全を期している。
そして、上位装置と下位装置ｌ′！ｔの間は本来のデー
タ等の情報の他に、２重化従装置の切替制御信号の情報
送受が行われる。
タ等の情報の他に、２重化従装置の切替制御信号の情報
送受が行われる。
従来のこのような二重化装置においては、第７タハイウ
エイ）５−？と上位装置に１からド位装置切替指令信号
を送る専用線とが、別々に設けられている。
エイ）５−？と上位装置に１からド位装置切替指令信号
を送る専用線とが、別々に設けられている。
切替指令信号の伝送路とデータハイウェイを統合するも
のも知られている７ （特開昭５９−１６３６５２）が
この方式では上位装置と下位装置の信号の自律切替の機
能が障害によって失われた場合、上位がらの切替制御が
行えない。
のも知られている７ （特開昭５９−１６３６５２）が
この方式では上位装置と下位装置の信号の自律切替の機
能が障害によって失われた場合、上位がらの切替制御が
行えない。
二重化された従装置の現用および予備の切替指令信号を
通信路を経由して、」−従装置を下位装置に送るように
して、構成伝送線の減少を実現しようとするとき、に記
通信線路と下位装置との接続が切断されるような障害が
発生すると、状態切替が不可能となり、−上位装置、下
位装置の個々は正常であるにも係らず、システム全体と
しては正常動作ができなくなるという問題がある。
通信路を経由して、」−従装置を下位装置に送るように
して、構成伝送線の減少を実現しようとするとき、に記
通信線路と下位装置との接続が切断されるような障害が
発生すると、状態切替が不可能となり、−上位装置、下
位装置の個々は正常であるにも係らず、システム全体と
しては正常動作ができなくなるという問題がある。
本発明は二重化された従装置の現用、予備用装置の切替
指令信号を送るための線路と通信線路を統合すると同時
に、二重化下位装置のそれぞれに、旧記データハイウェ
イ（通信路）を経由した上位装置からの情報により、２
重化の相手側の下位装置を予備状態に設定する手段を設
けて構成した。
指令信号を送るための線路と通信線路を統合すると同時
に、二重化下位装置のそれぞれに、旧記データハイウェ
イ（通信路）を経由した上位装置からの情報により、２
重化の相手側の下位装置を予備状態に設定する手段を設
けて構成した。
本発明では二重化された下位装置の現用、予備切替の情
報がデータ伝送用の通信線路で伝送されるため」三位下
位装置間の線路数が少なくなると同時に、Ｌ−位装Ｐｅ
と現用下位装置間の線路に障害が生じたとき、ｌ−従装
置は上記通信路を介して予備１４位′４ＡＷｔを現用に
切替えることによって、それまで線路に故障のあった現
用であった下位装置を自〔実施例〕 第１図は本発明の予備系切替方式を実施する処理装置の
一実施例の構成を示すブロック図で、同図において、上
位装置１は時分割交換機における通話路スイッチ及びそ
の制御装置であるマイクロプロセッサ等を含むものであ
る６２個下位装置２−１及び２−２は２重化された端末
制御装置である。これらの上位装置と下位装置は共通の
通信路であるハイウェイ３で結合されている。ハイウェ
イ３は、本来のデータ伝送の他に上位％Ｉｆ￥、から下
位装置の現用、予備切替の情報が伝送される。下位装置
２−１および２−２のそれぞれは」１位装置からの現用
、予備切替の情報信号によって、現用に切替えられたと
きは、他を予備とするりセットＲＳ ｌ”信号を発生す
るリード線４，５を有する。
報がデータ伝送用の通信線路で伝送されるため」三位下
位装置間の線路数が少なくなると同時に、Ｌ−位装Ｐｅ
と現用下位装置間の線路に障害が生じたとき、ｌ−従装
置は上記通信路を介して予備１４位′４ＡＷｔを現用に
切替えることによって、それまで線路に故障のあった現
用であった下位装置を自〔実施例〕 第１図は本発明の予備系切替方式を実施する処理装置の
一実施例の構成を示すブロック図で、同図において、上
位装置１は時分割交換機における通話路スイッチ及びそ
の制御装置であるマイクロプロセッサ等を含むものであ
る６２個下位装置２−１及び２−２は２重化された端末
制御装置である。これらの上位装置と下位装置は共通の
通信路であるハイウェイ３で結合されている。ハイウェ
イ３は、本来のデータ伝送の他に上位％Ｉｆ￥、から下
位装置の現用、予備切替の情報が伝送される。下位装置
２−１および２−２のそれぞれは」１位装置からの現用
、予備切替の情報信号によって、現用に切替えられたと
きは、他を予備とするりセットＲＳ ｌ”信号を発生す
るリード線４，５を有する。
通常は、二重化された下位装置のうちの一方が現用、他
方が予備となるが、両装置が予備状態になっても不都合
はなく、その場合、下位装置がクロック断や通話路の接
続断を検出して自己装置を予備状態にする機能を備える
ように良い。
方が予備となるが、両装置が予備状態になっても不都合
はなく、その場合、下位装置がクロック断や通話路の接
続断を検出して自己装置を予備状態にする機能を備える
ように良い。
−上記構成によれば、例えば、下位装置２−２が現用の
ときハイウェイ；３の下位装置の入力部に故障を生じた
とき、−上位装置１から下位装置２−１を現用とする切
替情報を上位装置２−１に送れば、リセット４によつ°
Ｃ他の下位装置ｌ￥２−２は、自動的に予備系となるの
で、両方とも現用となる不都合はさけられる。
ときハイウェイ；３の下位装置の入力部に故障を生じた
とき、−上位装置１から下位装置２−１を現用とする切
替情報を上位装置２−１に送れば、リセット４によつ°
Ｃ他の下位装置ｌ￥２−２は、自動的に予備系となるの
で、両方とも現用となる不都合はさけられる。
第６図は、上位第１図の本発明に対応する従来の装置を
示すもので、第１図と同一番号を示す部分は実質的に同
一の機能部を示す。第６図では切替情報の伝送用専用線
路６−１．６−２を持ち、下位装置のいずれも、直線他
の下位装置に直接信号を伝送することはない。
示すもので、第１図と同一番号を示す部分は実質的に同
一の機能部を示す。第６図では切替情報の伝送用専用線
路６−１．６−２を持ち、下位装置のいずれも、直線他
の下位装置に直接信号を伝送することはない。
第２図は、本発明による予＠２重化装置切替方式を実施
したシステ１１の他の実施例の構成を示すもので、第１
図の場合に比べ１−従装置も２１１文化された場合を示
し、それに従って、ハイウェイも３−１．３−２の２系
統となっている。各２ ｌ＋＜化部分は独＼γに現用、
予備を切替えることができ、例えば、スイッチ７−１〜
７−４および７−５゜７−６を図示の如く、接続すわば
、Ｌ（ケ装置］−−１、通信路３−１が現用となり、下
位皆１Ｐｔ２ ４及び２−２は上位装置１−１からの重
合により、任意に一方のみを現用とする。スイッチ７−
．１．を開き、７−２を閉じ九ば、１−従装置１−−２
が現用となる。また、スイッチ７−３．７−４３１７Ｔ
示と逆の側に切替えれば通信路３−２が現用どなる。
したシステ１１の他の実施例の構成を示すもので、第１
図の場合に比べ１−従装置も２１１文化された場合を示
し、それに従って、ハイウェイも３−１．３−２の２系
統となっている。各２ ｌ＋＜化部分は独＼γに現用、
予備を切替えることができ、例えば、スイッチ７−１〜
７−４および７−５゜７−６を図示の如く、接続すわば
、Ｌ（ケ装置］−−１、通信路３−１が現用となり、下
位皆１Ｐｔ２ ４及び２−２は上位装置１−１からの重
合により、任意に一方のみを現用とする。スイッチ７−
．１．を開き、７−２を閉じ九ば、１−従装置１−−２
が現用となる。また、スイッチ７−３．７−４３１７Ｔ
示と逆の側に切替えれば通信路３−２が現用どなる。
なお、これらの切擢用のスイッチは実際には論理ゲート
回路により’ａ を的に実現される、第３図は、下位装
置におけるｉｓｔ用−ＩＳｆｆｆ切替制御部の一実施例
の回路図である。。
回路により’ａ を的に実現される、第３図は、下位装
置におけるｉｓｔ用−ＩＳｆｆｆ切替制御部の一実施例
の回路図である。。
上位装置と結合されたハイウェイ（通’、：ｉ′ＪＰｒ
）３では、第４図のＨＷ Ｙに示すようなフォーマット
の情報が伝送される。ＴＳＯ，ＴＳＩ・・・ＴＳｎはタ
イ１１スロツトで、各タイムスロットは、第５図に示す
ように複数ビット（本実施例では８ビツト）で構成され
ており、ｎタイムスロットで１フレー、’、 Ｆ ＲＭ
３ 構成している。フレームＦ ＲＭ信号のパルスは
２つのフレームの区切を示すタイミングパルスで、タイ
ムスロットＴＳＯに先立って発生する。フレーム信号Ｆ
ＲＭは第３図のリード線８に入力される。
）３では、第４図のＨＷ Ｙに示すようなフォーマット
の情報が伝送される。ＴＳＯ，ＴＳＩ・・・ＴＳｎはタ
イ１１スロツトで、各タイムスロットは、第５図に示す
ように複数ビット（本実施例では８ビツト）で構成され
ており、ｎタイムスロットで１フレー、’、 Ｆ ＲＭ
３ 構成している。フレームＦ ＲＭ信号のパルスは
２つのフレームの区切を示すタイミングパルスで、タイ
ムスロットＴＳＯに先立って発生する。フレーム信号Ｆ
ＲＭは第３図のリード線８に入力される。
Ｌ記、タイムスロットのビット信号は、リード線９に人
力されるクロック信号ＣＬＫに同期しており、その時間
関係を第５図に示している。この第５図の例は情報ビッ
ト例”１０１０１１００”を示すＮ ＲＺ （Ｎｏｎ
Ｒｅｔｕｒｎ ｔｏ Ｚｅｒｏ）信号である。クロック
ＣＬＫはこの情報ビットの区切を示すパルス列で、各パ
ルスの立上り（前縁）が情報ビットの前縁を示す。第３
図のカウンタ１１はこのクロック、パルスをカウントす
るりセツタブルカウンタであり、リセット端子Ｒに“Ｏ
Ｒ”ゲート１０を通して加えられるフレーム信号ＦＲＭ
により、全ビットｉｔ Ｏ＋＋に初期設定され、以後１
フレ一ム周期に含まれるクロックパルスを計数する。こ
のル−ムパルスのタイミングは第４ ｆｉ＋及びその夕
１′ムスロッドｉ’ ｓ ｏ部分の拡大図である第５図
に示すように、タイムスロツｌ−Ｔ Ｓ Ｏのタイミン
グに先−）γつてクロックパルスと重なりのない形で発
生し２このパルス、カウンタ１１は、まずリセットされ
１次のクロックパルスから計数をはし、める。
力されるクロック信号ＣＬＫに同期しており、その時間
関係を第５図に示している。この第５図の例は情報ビッ
ト例”１０１０１１００”を示すＮ ＲＺ （Ｎｏｎ
Ｒｅｔｕｒｎ ｔｏ Ｚｅｒｏ）信号である。クロック
ＣＬＫはこの情報ビットの区切を示すパルス列で、各パ
ルスの立上り（前縁）が情報ビットの前縁を示す。第３
図のカウンタ１１はこのクロック、パルスをカウントす
るりセツタブルカウンタであり、リセット端子Ｒに“Ｏ
Ｒ”ゲート１０を通して加えられるフレーム信号ＦＲＭ
により、全ビットｉｔ Ｏ＋＋に初期設定され、以後１
フレ一ム周期に含まれるクロックパルスを計数する。こ
のル−ムパルスのタイミングは第４ ｆｉ＋及びその夕
１′ムスロッドｉ’ ｓ ｏ部分の拡大図である第５図
に示すように、タイムスロツｌ−Ｔ Ｓ Ｏのタイミン
グに先−）γつてクロックパルスと重なりのない形で発
生し２このパルス、カウンタ１１は、まずリセットされ
１次のクロックパルスから計数をはし、める。
このカウンタの計数値をデコーダ１２でデコードするこ
とにより、本実施例システ／、内で使用ずろタイミング
パルス、５ＹＮＣ，Ｃ’、ＭＤ、５ＡＣＴ等の信号を発
生する。
とにより、本実施例システ／、内で使用ずろタイミング
パルス、５ＹＮＣ，Ｃ’、ＭＤ、５ＡＣＴ等の信号を発
生する。
第３図の１３は１タイムスロット分の情報ビット数（本
実施例では８ピツ１〜）を持つシフトレジスタであり、
Ｄ端子より入って来るハイウェイ３Ｆの情報ビットを記
憶し、ＣＬ、端子に入力されるＣ Ｌ Ｋにより順次シ
フトさせる。
実施例では８ピツ１〜）を持つシフトレジスタであり、
Ｄ端子より入って来るハイウェイ３Ｆの情報ビットを記
憶し、ＣＬ、端子に入力されるＣ Ｌ Ｋにより順次シ
フトさせる。
さて１本実施例ではハイウェイの信号フレーム構成のタ
イムスロットＴＳＯには、フレー１５周１０１識別用の
固定パターンが常に発生することを前提としてる。第５
図に示すようにフレ−１１信号の発生後８個のタロツク
パルスＣＬＫを計数した後（本実施例ではＣＬ Ｋパル
スの前縁駆動形のカウンタ及びシフトレジスタを想定し
、第８個目のＣＬ Ｋパルスの前縁の後）に同期パルス
５ＹＮＣがデコーダにより発生する。この時シフトレジ
スタ６にはＴＳＯの固定パターン（本実施例では第５図
に示す“１０１０１１００″）が入っている。第３図１
４はこの固定パターンをパラレルを発生するパターンジ
ェネレータで、比較器１５は、このパターンジェネレー
タ１４の固定パターンとシフトレジスタ１；３の内容と
を照合する。両者の照合がとれると比較器１５の出力は
Ｄ形フリップ・プロップ１６のＩ〕端子に加えられ、ク
ロック端子ＣＬに加えられる５ＹＮＣ信号パルスにより
ラッチされる。
イムスロットＴＳＯには、フレー１５周１０１識別用の
固定パターンが常に発生することを前提としてる。第５
図に示すようにフレ−１１信号の発生後８個のタロツク
パルスＣＬＫを計数した後（本実施例ではＣＬ Ｋパル
スの前縁駆動形のカウンタ及びシフトレジスタを想定し
、第８個目のＣＬ Ｋパルスの前縁の後）に同期パルス
５ＹＮＣがデコーダにより発生する。この時シフトレジ
スタ６にはＴＳＯの固定パターン（本実施例では第５図
に示す“１０１０１１００″）が入っている。第３図１
４はこの固定パターンをパラレルを発生するパターンジ
ェネレータで、比較器１５は、このパターンジェネレー
タ１４の固定パターンとシフトレジスタ１；３の内容と
を照合する。両者の照合がとれると比較器１５の出力は
Ｄ形フリップ・プロップ１６のＩ〕端子に加えられ、ク
ロック端子ＣＬに加えられる５ＹＮＣ信号パルスにより
ラッチされる。
すなわちフリップ・フロッピ１６がリセットされるとい
うことは、フレーム同期がとれていることを示す。
うことは、フレーム同期がとれていることを示す。
次に本実施例ではタイムスロットＴＳＩに系切替情報が
入っていることを市提にしており、その情報フォーマッ
トは第６図に示す。タイムスロツ）−’ｌ’ Ｓ １の
第１ビツトは下位装置２−１（Ｓｔ−：Ｌト側）現用（
八ＣＴＩＶＥ）状態になることを指定し、第４ピツ１へ
は下位装置２−２（２−２（側）が現用状態になること
を指定する。第８ピッ１−■）はり用していないが、実
際のシステ１１では下位装置２−１は１つの状態設定等
に使用する。前記タイムスロット′Ｉ″ＳＯについての
動作説明と同様に第（３図に示したタイミングに設計し
た信号ＣＭ Ｄよリタイムスロット１゛Ｓ１のパリティ
チェック結果はＩ〕フリップ・フロップ１７にラッチさ
れる。すなわちフリップフロップ１７のリセット状態は
１゛Ｓ１のパリティ・チェックの結果誤りがなかったこ
とを示す。またタイミング信号ＣＭ Ｉ）でタイ１１ス
ロツトＴＳＩの第１ビツトはフリップフロップ１８、第
４ビツトはＤフリップフロップ１４にセットされる。
入っていることを市提にしており、その情報フォーマッ
トは第６図に示す。タイムスロツ）−’ｌ’ Ｓ １の
第１ビツトは下位装置２−１（Ｓｔ−：Ｌト側）現用（
八ＣＴＩＶＥ）状態になることを指定し、第４ピツ１へ
は下位装置２−２（２−２（側）が現用状態になること
を指定する。第８ピッ１−■）はり用していないが、実
際のシステ１１では下位装置２−１は１つの状態設定等
に使用する。前記タイムスロット′Ｉ″ＳＯについての
動作説明と同様に第（３図に示したタイミングに設計し
た信号ＣＭ Ｄよリタイムスロット１゛Ｓ１のパリティ
チェック結果はＩ〕フリップ・フロップ１７にラッチさ
れる。すなわちフリップフロップ１７のリセット状態は
１゛Ｓ１のパリティ・チェックの結果誤りがなかったこ
とを示す。またタイミング信号ＣＭ Ｉ）でタイ１１ス
ロツトＴＳＩの第１ビツトはフリップフロップ１８、第
４ビツトはＤフリップフロップ１４にセットされる。
第２図のセットリセットタイプのフリップフロップ２１
は、下位装置２−１の現用（Ａ ＣＴ丁ＶＨ）／予備（
Ｓ ＴＡ Ｎ ｌ） Ｂ ３’ ）状態を指定し１図
示されていないが、この出力は下位′ＪＡ置内の現用／
予備指定を必要とする各種回路へ供給される。
は、下位装置２−１の現用（Ａ ＣＴ丁ＶＨ）／予備（
Ｓ ＴＡ Ｎ ｌ） Ｂ ３’ ）状態を指定し１図
示されていないが、この出力は下位′ＪＡ置内の現用／
予備指定を必要とする各種回路へ供給される。
また２２クロック断検出回路でリード線２のクロック人
力ＣＬＫを監視し、クロックが止まると出力リード２５
の信号を゛１１″レベルにする。
力ＣＬＫを監視し、クロックが止まると出力リード２５
の信号を゛１１″レベルにする。
フリップフロップ２１のセット条件（下位装置２−１を
現用とする条件）はＡＮＤゲート２６により次の様に指
定される。
現用とする条件）はＡＮＤゲート２６により次の様に指
定される。
（フリップフロッピ２１のセット）＝（フリップフロッ
プ１６のセット）へ（フリップフロップのセット）へ（
フリップフロップ１８のセット）／′＼（クロッグ断検
出回路の出カバ０″’） （１）ここで△は論理
積を示す。これはフレーム周期がとれていてタイムスロ
ットＴＳＩのパリティ・チェックに誤りがなく、かつ下
位装置側が現用指定になっていることを示す。またこの
前提としてクロックが正常に供給されている条件がある
。
プ１６のセット）へ（フリップフロップのセット）へ（
フリップフロップ１８のセット）／′＼（クロッグ断検
出回路の出カバ０″’） （１）ここで△は論理
積を示す。これはフレーム周期がとれていてタイムスロ
ットＴＳＩのパリティ・チェックに誤りがなく、かつ下
位装置側が現用指定になっていることを示す。またこの
前提としてクロックが正常に供給されている条件がある
。
フリップフロップ２１のリセット条件（下位装置２−Ｉ
Ｌ）を予備とする）は同様にＡＮＤゲー１−２４とＯＩ
＜ゲー１−２８によりフレーム同期がとれていてタイム
スロットＴ Ｓ １のパリティ・チェックに誤りがなく
、かつ下位装ＦＣ２−１側がＦ備指定になっている場合
、またはＲＳ Ｔリ−１−２９により下位装置２−２よ
りリセット指定が。
Ｌ）を予備とする）は同様にＡＮＤゲー１−２４とＯＩ
＜ゲー１−２８によりフレーム同期がとれていてタイム
スロットＴ Ｓ １のパリティ・チェックに誤りがなく
、かつ下位装ＦＣ２−１側がＦ備指定になっている場合
、またはＲＳ Ｔリ−１−２９により下位装置２−２よ
りリセット指定が。
ＯＲゲート２８を通して加えら九た場合である。
また相手系の下位装置２−２リセット信号は同様にフレ
ーム同期がとれていてタイムスロットＴＳ１のパリティ
・チェック結果に誤りがなく、他系の予備指定がされて
いる場合にＡ Ｎ Ｄゲート２′７で発生しＲＳ Ｔリ
ード３０へ送出される。
ーム同期がとれていてタイムスロットＴＳ１のパリティ
・チェック結果に誤りがなく、他系の予備指定がされて
いる場合にＡ Ｎ Ｄゲート２′７で発生しＲＳ Ｔリ
ード３０へ送出される。
なお、これらのフリップフロップ２】のセット／リセッ
トおよびリード線コ３０のＲ３Ｔ信号の送出ば、１６，
１７，１８．１９のＤフリップ・フロップがデコータの
ＣＭＤ信号で状態が定まった後、第６図に示すタイミン
グ５ＡＣＴで、第３図の５ＡＣＴリードを通してＡＮＤ
ゲー１−２４゜２６．２７を駆動することにより行われ
る。
トおよびリード線コ３０のＲ３Ｔ信号の送出ば、１６，
１７，１８．１９のＤフリップ・フロップがデコータの
ＣＭＤ信号で状態が定まった後、第６図に示すタイミン
グ５ＡＣＴで、第３図の５ＡＣＴリードを通してＡＮＤ
ゲー１−２４゜２６．２７を駆動することにより行われ
る。
以上のべた実施例により、ハイウェイ（通信路）３上を
送られて来る現用／予備指定情報により上位装置２−１
および２−２の現用／予備切替を行い、通信路（ケーブ
ルの切断やコネクタがはずれたことによりクロックパル
スの供給が断たれて現用状態に設定されたまま、上位装
置からの切替不能となった場合は他系（ＭＡＴＥ）より
のリセット信号により予備状態に切替えることができる
。
送られて来る現用／予備指定情報により上位装置２−１
および２−２の現用／予備切替を行い、通信路（ケーブ
ルの切断やコネクタがはずれたことによりクロックパル
スの供給が断たれて現用状態に設定されたまま、上位装
置からの切替不能となった場合は他系（ＭＡＴＥ）より
のリセット信号により予備状態に切替えることができる
。
なお第３図に示すようにクロック断によりＤフリップ・
フロップ１６．１７．１８．１９およびカウンタ１１等
にリセットを−かける。セットリセット・フリップフロ
ップ２１はクロック断だけでは状態を変えない。これは
下位装置の両系がクロック断等により正常動作不能にな
った藷合、各種保全動作を現用系のイニシャテイブで行
わせるため、両系とも予備状態になることを防ぐためで
ある。
フロップ１６．１７．１８．１９およびカウンタ１１等
にリセットを−かける。セットリセット・フリップフロ
ップ２１はクロック断だけでは状態を変えない。これは
下位装置の両系がクロック断等により正常動作不能にな
った藷合、各種保全動作を現用系のイニシャテイブで行
わせるため、両系とも予備状態になることを防ぐためで
ある。
第１−図および第２図は本発明による二重化装置切替方
式の実施例の構成図、第３図は本発明の二重化された下
位装置の中にある相手−上位装置をリセットする部分の
一実施例の回路図、第４図、第５図および第６図は、第
３図の実施例の動作説明のためのタイムチャート図、第
７図は従来の二）１【化装置切替方式の構成図である。 １・・・上位装置、２・・・下位装置２３・・・ハイウ
ェイ、４．５・・・リセットリード、８・・・フレーム
イ、￥号り−ド線、９・・・クロック信号リード線、１
０，２３゜２８・・・ＯＲゲート、１１・・・カウンタ
、１２・・・デユーダ、１３・・・シフトレジスタ、１
４・・パターンヂエネレータ、１５・・比較器、Ｌ ６
． １．７． ｌ ８゜１９．２１・・・フリップ・
プロップ、２２・・・クロック断検出回路、２０・・・
パリティチェック回路、２４．２６．２７ ・Ａ Ｎ
Ｉ）ゲート。 代理人 ｆ？−理−１小川勝り１ゝ Ｚ−２ ４２図 χ フ 図 −Ｚ 第 ３ 図 ′ｆＪ ４ 図 Ｖ；Ｓ 図
式の実施例の構成図、第３図は本発明の二重化された下
位装置の中にある相手−上位装置をリセットする部分の
一実施例の回路図、第４図、第５図および第６図は、第
３図の実施例の動作説明のためのタイムチャート図、第
７図は従来の二）１【化装置切替方式の構成図である。 １・・・上位装置、２・・・下位装置２３・・・ハイウ
ェイ、４．５・・・リセットリード、８・・・フレーム
イ、￥号り−ド線、９・・・クロック信号リード線、１
０，２３゜２８・・・ＯＲゲート、１１・・・カウンタ
、１２・・・デユーダ、１３・・・シフトレジスタ、１
４・・パターンヂエネレータ、１５・・比較器、Ｌ ６
． １．７． ｌ ８゜１９．２１・・・フリップ・
プロップ、２２・・・クロック断検出回路、２０・・・
パリティチェック回路、２４．２６．２７ ・Ａ Ｎ
Ｉ）ゲート。 代理人 ｆ？−理−１小川勝り１ゝ Ｚ−２ ４２図 χ フ 図 −Ｚ 第 ３ 図 ′ｆＪ ４ 図 Ｖ；Ｓ 図
Claims (1)
- １、上位装置と二重化された下位装置との間が通信路で
結合され、上記通信路を経由した上記上位装置からの情
報により、上記二重化された下位装置の現用／予備状態
を切替えるシステムにおいて、上記二重化下位装置のそ
れぞれに、上記情報によって一方の下位装置が現用状態
に設定されたとき他方の下位装置を予備状態に設定する
手段を備えて構成されたことを特徴とする二重化装置切
替方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60233294A JPS6294050A (ja) | 1985-10-21 | 1985-10-21 | 二重化装置切替方式 |
| US06/920,608 US4835773A (en) | 1985-10-21 | 1986-10-20 | Duplicated equipment |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60233294A JPS6294050A (ja) | 1985-10-21 | 1985-10-21 | 二重化装置切替方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6294050A true JPS6294050A (ja) | 1987-04-30 |
Family
ID=16952846
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60233294A Pending JPS6294050A (ja) | 1985-10-21 | 1985-10-21 | 二重化装置切替方式 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4835773A (ja) |
| JP (1) | JPS6294050A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5317715A (en) * | 1987-12-15 | 1994-05-31 | Advanced Micro Devices, Inc. | Reduced instruction set computer system including apparatus and method for coupling a high performance RISC interface to a peripheral bus having different performance characteristics |
| JPH01215129A (ja) * | 1988-02-23 | 1989-08-29 | Fujitsu Ltd | １：１回線切替システム |
| US5068821A (en) * | 1989-03-27 | 1991-11-26 | Ge Fanuc Automation North America, Inc. | Bit processor with powers flow register switches control a function block processor for execution of the current command |
| US5410542A (en) * | 1993-03-01 | 1995-04-25 | Diaogic Corporation | Signal computing bus |
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| JPS5525202A (en) * | 1978-08-10 | 1980-02-22 | Oki Electric Ind Co Ltd | System switching system |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US4542506A (en) * | 1981-06-30 | 1985-09-17 | Nec Home Electronics Ltd. | Control system having a self-diagnostic function |
| JPS60254928A (ja) * | 1984-05-31 | 1985-12-16 | Nec Corp | セツト・スタンバイ通信方式 |
| US4623883A (en) * | 1984-12-10 | 1986-11-18 | Ncr Corporation | Automatic communications switch |
-
1985
- 1985-10-21 JP JP60233294A patent/JPS6294050A/ja active Pending
-
1986
- 1986-10-20 US US06/920,608 patent/US4835773A/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5525202A (en) * | 1978-08-10 | 1980-02-22 | Oki Electric Ind Co Ltd | System switching system |
Also Published As
| Publication number | Publication date |
|---|---|
| US4835773A (en) | 1989-05-30 |
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