JP2616151B2 - メモリリフレッシュ回路 - Google Patents
メモリリフレッシュ回路Info
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- JP2616151B2 JP2616151B2 JP2154954A JP15495490A JP2616151B2 JP 2616151 B2 JP2616151 B2 JP 2616151B2 JP 2154954 A JP2154954 A JP 2154954A JP 15495490 A JP15495490 A JP 15495490A JP 2616151 B2 JP2616151 B2 JP 2616151B2
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- refresh
- bank
- circuit
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Description
【発明の詳細な説明】 技術分野 本発明はメモリリフレッシュ回路に関し、特にメモリ
を複数のバンクに分割してリフレッシュを行うメモリリ
フレッシュ回路に関する。
を複数のバンクに分割してリフレッシュを行うメモリリ
フレッシュ回路に関する。
従来技術 従来、メモリ（記憶装置）においては、内部のリフレ
ッシュ回路でリフレッシュ命令を出してリフレッシュを
実行する場合、ある定められたバンク順位に従って強制
的にリフレッシュ命令を出して実行されていた。そし
て、リフレッシュ命令の出されたバンクがサイクルビジ
ー状態であった場合、そのリフレッシュ命令は待たさ
れ、サイクルビジー状態が解除されてからそのバンクの
リフレッシュが実行されていた。
ッシュ回路でリフレッシュ命令を出してリフレッシュを
実行する場合、ある定められたバンク順位に従って強制
的にリフレッシュ命令を出して実行されていた。そし
て、リフレッシュ命令の出されたバンクがサイクルビジ
ー状態であった場合、そのリフレッシュ命令は待たさ
れ、サイクルビジー状態が解除されてからそのバンクの
リフレッシュが実行されていた。
しかし、上述した従来のリフレッシュの方式では、メ
モリが自分自身で行うリフレッシュ命令のバンク順位が
決っているので、リフレッシュ命令を出したバンクがサ
イクルビジー状態中にはそのバンクのリフレッシュ命令
が待たされてしまうため、優先順位の低いバンクも結果
的に待たされ、リフレッシュ完了まで長時間かかるとい
う欠点がある。
モリが自分自身で行うリフレッシュ命令のバンク順位が
決っているので、リフレッシュ命令を出したバンクがサ
イクルビジー状態中にはそのバンクのリフレッシュ命令
が待たされてしまうため、優先順位の低いバンクも結果
的に待たされ、リフレッシュ完了まで長時間かかるとい
う欠点がある。
発明の目的 本発明は上述した従来の欠点を解決するためになされ
たものであり、その目的はメモリのリフレッシュ時間を
できるだけ短くすることができるメモリリフレッシュ回
路を提供することである。
たものであり、その目的はメモリのリフレッシュ時間を
できるだけ短くすることができるメモリリフレッシュ回
路を提供することである。
発明の構成 本発明によるメモリリフレッシュ回路は、リフレッシ
ュの対象となるメモリを複数のバンクに分割し、所定の
優先順位に従って各バンク毎に順次リフレッシュを行う
リフレッシュ手段と、前記リフレッシュ手段によるリフ
レッシュの対象となるバンクがビジー状態であるとき、
該バンクの優先順位の次の優先順位のバンクのリフレッ
シュを行うように制御するリフレッシュ制御手段とを有
することを特徴とする。
ュの対象となるメモリを複数のバンクに分割し、所定の
優先順位に従って各バンク毎に順次リフレッシュを行う
リフレッシュ手段と、前記リフレッシュ手段によるリフ
レッシュの対象となるバンクがビジー状態であるとき、
該バンクの優先順位の次の優先順位のバンクのリフレッ
シュを行うように制御するリフレッシュ制御手段とを有
することを特徴とする。
実施例 次に、本発明について図面を参照して説明する。
第１図は本発明によるメモリリフレッシュ回路の一実
施例の構成を示すブロック図であり、リフレッシュ対象
となるメモリ（図示せず）が４つのバンクからなる場合
が示されている。
施例の構成を示すブロック図であり、リフレッシュ対象
となるメモリ（図示せず）が４つのバンクからなる場合
が示されている。
図において、リフレッシュ要求発生回路１は所定間隔
毎に図示せぬシステム制御装置へリフレッシュ要求20を
送出する回路である。
毎に図示せぬシステム制御装置へリフレッシュ要求20を
送出する回路である。
内部リフレッシュ信号発生回路２は、図示せぬシステ
ム制御装置へリフレッシュ要求20を送出してから一定時
間後にリフレッシュ信号21を送出する回路である。
ム制御装置へリフレッシュ要求20を送出してから一定時
間後にリフレッシュ信号21を送出する回路である。
リフレッシュバンク優先回路３は、各バンクのサイク
ルビジー信号及びバンクに対応して設けられたリフレッ
シュ命令受付完了回路４〜７の出力を入力し、リフレッ
シュ起動信号を送出すべきバンクの優先順位を決定する
回路である。
ルビジー信号及びバンクに対応して設けられたリフレッ
シュ命令受付完了回路４〜７の出力を入力し、リフレッ
シュ起動信号を送出すべきバンクの優先順位を決定する
回路である。
アンド回路８はリフレッシュ命令受付完了回路４〜７
の各出力の論理積をとる回路である。このアンド回路８
の出力はリフレッシュ要求発生回路1,内部リフレッシュ
信号発生回路２及びリフレッシュ命令受付完了回路４〜
７へのリセット信号となる。
の各出力の論理積をとる回路である。このアンド回路８
の出力はリフレッシュ要求発生回路1,内部リフレッシュ
信号発生回路２及びリフレッシュ命令受付完了回路４〜
７へのリセット信号となる。
アンド回路９〜12は、リフレッシュバンク優先回路３
の出力39〜42,サイクルビジー信号26〜29の反転値及び
リフレッシュ信号21の論理積をとる回路である。アンド
回路９〜12の各出力は図示せぬバンクへのリフレッシュ
起動信号22〜25となる。
の出力39〜42,サイクルビジー信号26〜29の反転値及び
リフレッシュ信号21の論理積をとる回路である。アンド
回路９〜12の各出力は図示せぬバンクへのリフレッシュ
起動信号22〜25となる。
次に、リフレッシュバンク優先回路３について説明す
る。本実施例においては、４つのバンク０〜３に対し、
原則としてバンク0,バンク1,バンク2,バンク３の順の優
先順位でリフレッシュを実行するものとし、リフレッシ
ュの対象となるバンクがメモリサイクルビジー状態であ
る場合には、次の優先順位のバンクのリフレッシュを実
行するように制御される。
る。本実施例においては、４つのバンク０〜３に対し、
原則としてバンク0,バンク1,バンク2,バンク３の順の優
先順位でリフレッシュを実行するものとし、リフレッシ
ュの対象となるバンクがメモリサイクルビジー状態であ
る場合には、次の優先順位のバンクのリフレッシュを実
行するように制御される。
よって、リフレッシュバンク優先回路３の出力39〜42
は以下の４つの式で表わされる。
は以下の４つの式で表わされる。
したがって、リフレッシュバンク優先回路３の内部構
成は第４図のようになる。図において、リフレッシュバ
ンク優先回路３は、オア回路300〜320と、インバータ33
0〜360と、アンド回路370〜390とから構成されている。
成は第４図のようになる。図において、リフレッシュバ
ンク優先回路３は、オア回路300〜320と、インバータ33
0〜360と、アンド回路370〜390とから構成されている。
かかる構成において、各バンクが全てサイクルビジー
状態でなければ、原則どおりバンク0,バンク1,バンク2,
バンク３の順にリフレッシュが行われる。
状態でなければ、原則どおりバンク0,バンク1,バンク2,
バンク３の順にリフレッシュが行われる。
まず、初期状態では出力34〜37は全て論理値“0"であ
るため、出力39のみが論理値“1"で、他の出力40〜42は
論理値“0"である。次に、バンク０に対するリフレッシ
ュが終了すると、リフレッシュ命令受付完了回路４（第
１図参照）の出力34が論理値“1"になる。これにより、
今度は出力40のみが論理値“1"で、他の出力39,41,42は
論理値“0"である。以下同様に、出力39〜42が順に論理
値“1"となり、バンク０〜３が順にリフレッシュされる
ことになる。
るため、出力39のみが論理値“1"で、他の出力40〜42は
論理値“0"である。次に、バンク０に対するリフレッシ
ュが終了すると、リフレッシュ命令受付完了回路４（第
１図参照）の出力34が論理値“1"になる。これにより、
今度は出力40のみが論理値“1"で、他の出力39,41,42は
論理値“0"である。以下同様に、出力39〜42が順に論理
値“1"となり、バンク０〜３が順にリフレッシュされる
ことになる。
以上の様子を示したものが第３図のタイミングチャー
トである。
トである。
図において、図示せぬシステム制御装置へリフレッシ
ュ要求20が送出されるが、予め定められた時間内にシス
テム制御装置からリフレッシュ命令30〜33が送られてこ
ない場合、リフレッシュ信号21がシステム制御装置へ送
出され、リフレッシュ動作が行われる。
ュ要求20が送出されるが、予め定められた時間内にシス
テム制御装置からリフレッシュ命令30〜33が送られてこ
ない場合、リフレッシュ信号21がシステム制御装置へ送
出され、リフレッシュ動作が行われる。
この場合、サイクルビジー信号26〜29が常に論理値
“0"であるめ、リフレッシュ信号21が立上がると、リフ
レッシュ起動信号22が送出され、図示せぬバンク０に対
するリフレッシュが行われる（）。図示せぬバンク０
に対するリフレッシュが終了し、出力39が立下がると、
リフレッシュ起動信号22が立下がり、出力34が立上が
る。これにより、出力40が立上がる。
“0"であるめ、リフレッシュ信号21が立上がると、リフ
レッシュ起動信号22が送出され、図示せぬバンク０に対
するリフレッシュが行われる（）。図示せぬバンク０
に対するリフレッシュが終了し、出力39が立下がると、
リフレッシュ起動信号22が立下がり、出力34が立上が
る。これにより、出力40が立上がる。
出力40が立上がると、リフレッシュ起動信号23が送出
され、図示せぬバンク１に対するリフレッシュが行われ
る（）。図示せぬバンク１に対するリフレッシュが終
了し、出力40が立下がると、出力35が立上がる。これに
より、出力41が立上がる。
され、図示せぬバンク１に対するリフレッシュが行われ
る（）。図示せぬバンク１に対するリフレッシュが終
了し、出力40が立下がると、出力35が立上がる。これに
より、出力41が立上がる。
出力41が立上がると、リフレッシュ起動信号24が送出
され、図示せぬバンク２に対するリフレッシュが行われ
る（）。図示せぬバンク２に対するリフレッシュが終
了し、出力41が立下がると、出力36が立上がる。これに
より、出力42が立上がる。
され、図示せぬバンク２に対するリフレッシュが行われ
る（）。図示せぬバンク２に対するリフレッシュが終
了し、出力41が立下がると、出力36が立上がる。これに
より、出力42が立上がる。
出力42が立上がると、リフレッシュ起動信号25が送出
され、図示せぬバンク３に対するリフレッシュが行われ
る（）。図示せぬバンク３に対するリフレッシュが終
了し、出力42が立下がると、出力37が立上がる。これに
より、出力34〜37が全て論理値“1"となる。すると、ア
ンド回路８（第１図参照）のアンド条件が成立し、内部
リフレッシュ信号発生回路２及び各リフレッシュ命令受
付完了回路４〜７がリセットされる。よって、リフレッ
シュ信号21が立下がり、リフレッシュ動作が終了とな
る。
され、図示せぬバンク３に対するリフレッシュが行われ
る（）。図示せぬバンク３に対するリフレッシュが終
了し、出力42が立下がると、出力37が立上がる。これに
より、出力34〜37が全て論理値“1"となる。すると、ア
ンド回路８（第１図参照）のアンド条件が成立し、内部
リフレッシュ信号発生回路２及び各リフレッシュ命令受
付完了回路４〜７がリセットされる。よって、リフレッ
シュ信号21が立下がり、リフレッシュ動作が終了とな
る。
つまり、リフレッシュの対象となるバンクの全てがサ
イクルビジー状態でない場合には、バンク０、バンク
１、バンク２、バンク３の順序でリフレッシュが行われ
るのである。
イクルビジー状態でない場合には、バンク０、バンク
１、バンク２、バンク３の順序でリフレッシュが行われ
るのである。
次に、サイクルビジー信号26〜29のうち、サイクルビ
ジー信号26のみが論理値“1"である場合、すなわちバン
ク０がサイクルビジー状態である場合のリフレッシュ動
作について第２図のタイミングチャートを用いて説明す
る。
ジー信号26のみが論理値“1"である場合、すなわちバン
ク０がサイクルビジー状態である場合のリフレッシュ動
作について第２図のタイミングチャートを用いて説明す
る。
サイクルビジー信号26が論理値“1"である場合、すな
わちバンク０がサイクルビジー状態である場合、出力39
は論理値“1"であるが、バンク０のサイクルビジー信号
26の反転値は、論理値“0"であるため、バンク０のリフ
レッシュ起動信号22は発生しない。よって、その代わり
に出力40が論理値“1"、バンク１のサイクルビジー信号
27の反転値も論理値“1"であるため、バンク１のリフレ
ッシュ起動信号23が発生する（）。
わちバンク０がサイクルビジー状態である場合、出力39
は論理値“1"であるが、バンク０のサイクルビジー信号
26の反転値は、論理値“0"であるため、バンク０のリフ
レッシュ起動信号22は発生しない。よって、その代わり
に出力40が論理値“1"、バンク１のサイクルビジー信号
27の反転値も論理値“1"であるため、バンク１のリフレ
ッシュ起動信号23が発生する（）。
バンク０のサイクルビジー状態中は同様にバンク２、
バンク３のリフレッシュ起動信号24,25が１クロック毎
に順次発生する（，）。そして、バンク０のサイク
ルビジー状態が解除されると、バンク０のサイクルビジ
ー信号26の反転値が論理値“1"となるため、リフレッシ
ュ起動信号22が発生する（）。
バンク３のリフレッシュ起動信号24,25が１クロック毎
に順次発生する（，）。そして、バンク０のサイク
ルビジー状態が解除されると、バンク０のサイクルビジ
ー信号26の反転値が論理値“1"となるため、リフレッシ
ュ起動信号22が発生する（）。
その結果、全バンクへのリフレッシュ命令受付完了回
路４〜７の出力が全て論理値“1"となり、リフレッシュ
起動は完了し、リフレッシュ要求発生回路１、内部リフ
レッシュ信号発生回路２及びリフレッシュ命令受付完了
回路４〜７のリセットが行われる。
路４〜７の出力が全て論理値“1"となり、リフレッシュ
起動は完了し、リフレッシュ要求発生回路１、内部リフ
レッシュ信号発生回路２及びリフレッシュ命令受付完了
回路４〜７のリセットが行われる。
つまり、リフレッシュの対象となるバンクがサイクル
ビジー状態である場合には、そのバンクのリフレッシュ
を後まわしにし、その代わりに次の優先順位のバンクに
対するリフレッシュを行うので、リフレッシュ時間は短
時間に抑えられるのである。なお、メモリのバンク数が
多い程、この効果は有効となる。
ビジー状態である場合には、そのバンクのリフレッシュ
を後まわしにし、その代わりに次の優先順位のバンクに
対するリフレッシュを行うので、リフレッシュ時間は短
時間に抑えられるのである。なお、メモリのバンク数が
多い程、この効果は有効となる。
発明の効果 以上説明したように本発明は、優先順位の高いバンク
がサイクルビジー状態であった場合、それより低い優先
順位のバンクに対してリフレッシュ起動信号を先に送出
するよう制御する手段を有することにより、リフレッシ
ュ時間の長時間化を抑え、システムのスループットを向
上させることができるという効果がある。
がサイクルビジー状態であった場合、それより低い優先
順位のバンクに対してリフレッシュ起動信号を先に送出
するよう制御する手段を有することにより、リフレッシ
ュ時間の長時間化を抑え、システムのスループットを向
上させることができるという効果がある。
第１図は本発明の実施例によるメモリリフレッシュ回路
の構成を示すブロック図、第２図はバンク０がビジー状
態である場合におけるリフレッシュ動作を示すタイミン
グチャート、第３図は全バンクがビジー状態でない場合
におけるリフレッシュ動作を示すタイミングチャート、
第４図は第１図中のリフレッシュバンク優先回路３の構
成を示すブロック図である。 主要部分の符号の説明 ３……リフレッシュバンク優先回路 ４〜７……リフレッシュ命令受付完了回路 ８〜12……アンド回路
の構成を示すブロック図、第２図はバンク０がビジー状
態である場合におけるリフレッシュ動作を示すタイミン
グチャート、第３図は全バンクがビジー状態でない場合
におけるリフレッシュ動作を示すタイミングチャート、
第４図は第１図中のリフレッシュバンク優先回路３の構
成を示すブロック図である。 主要部分の符号の説明 ３……リフレッシュバンク優先回路 ４〜７……リフレッシュ命令受付完了回路 ８〜12……アンド回路
Claims (1)
- 【請求項１】リフレッシュの対象となるメモリを複数の
バンクに分割し、所定の優先順位に従って各バンク毎に
順次リフレッシュを行うリフレッシュ手段と、前記リフ
レッシュ手段によるリフレッシュの対象となるバンクが
ビジー状態であるとき、該バンクの優先順位の次の優先
順位のバンクのリフレッシュを行うように制御するリフ
レッシュ制御手段とを有することを特徴とするメモリリ
フレッシュ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2154954A JP2616151B2 (ja) | 1990-06-13 | 1990-06-13 | メモリリフレッシュ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2154954A JP2616151B2 (ja) | 1990-06-13 | 1990-06-13 | メモリリフレッシュ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0448490A JPH0448490A (ja) | 1992-02-18 |
| JP2616151B2 true JP2616151B2 (ja) | 1997-06-04 |
Family
ID=15595546
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2154954A Expired - Fee Related JP2616151B2 (ja) | 1990-06-13 | 1990-06-13 | メモリリフレッシュ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2616151B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4859533B2 (ja) * | 2006-05-30 | 2012-01-25 | 中国電力株式会社 | 既設継手の補修方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61122994A (ja) * | 1984-11-19 | 1986-06-10 | Fujitsu Ltd | ダイナミツク型半導体記憶装置 |
-
1990
- 1990-06-13 JP JP2154954A patent/JP2616151B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0448490A (ja) | 1992-02-18 |
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Legal Events
| Date | Code | Title | Description |
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