JPS63109566A - 主記憶アクセス制御方式 - Google Patents
主記憶アクセス制御方式Info
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- JPS63109566A JPS63109566A JP25605486A JP25605486A JPS63109566A JP S63109566 A JPS63109566 A JP S63109566A JP 25605486 A JP25605486 A JP 25605486A JP 25605486 A JP25605486 A JP 25605486A JP S63109566 A JPS63109566 A JP S63109566A
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- 238000012423 maintenance Methods 0.000 claims description 9
- 238000003745 diagnosis Methods 0.000 claims description 8
- 238000000034 method Methods 0.000 description 4
- 238000012546 transfer Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000010365 information processing Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は情報処理装置に関し、特に主記憶アクセス制御
方式に関する。
方式に関する。
（従来の技術）
従来、複数の要求元と、相互に独立したアクセスが可能
な複数のバンクに分割された主記憶装置との間に置かれ
たデータ転送制御回路は、主記憶装置へのアクセスタイ
ム（要求元が主記憶装置ｌこデータを転送する旨の要求
（以後、リクエストと称する。）を送出してから動作の
完了するまでの時間）と、サイクルタイム（繰返される
読出し／書込みサイクルにおける開始時の間隔）とに従
って設計されている。すなわち、主記憶装置を構成する
半導体素子によシサイクルタイムは一定に決定すること
ができ、サイクルタイムに同期したアクセス時間は上記
アクセスタイムによって制御されている。
な複数のバンクに分割された主記憶装置との間に置かれ
たデータ転送制御回路は、主記憶装置へのアクセスタイ
ム（要求元が主記憶装置ｌこデータを転送する旨の要求
（以後、リクエストと称する。）を送出してから動作の
完了するまでの時間）と、サイクルタイム（繰返される
読出し／書込みサイクルにおける開始時の間隔）とに従
って設計されている。すなわち、主記憶装置を構成する
半導体素子によシサイクルタイムは一定に決定すること
ができ、サイクルタイムに同期したアクセス時間は上記
アクセスタイムによって制御されている。
（発明が解決しようとする問題点）
最近、主記憶装置を構成する半導体素子の進歩は著しく
、高速化が進んでいるため上述した同期式のアクセス制
御方式では一定のサイクルタイムに従って固定的に制御
されてしまうので、高速化の進んだ新しい記憶素子に置
換えようとしても新しい記憶素子に見合った制御を実現
し難いという欠点がある。
、高速化が進んでいるため上述した同期式のアクセス制
御方式では一定のサイクルタイムに従って固定的に制御
されてしまうので、高速化の進んだ新しい記憶素子に置
換えようとしても新しい記憶素子に見合った制御を実現
し難いという欠点がある。
すなわち、上記構成においてはサイクルタイムに従った
バンクビジィ制御を変更しなければならないので、高速
化の進んだ新しい記憶素子に置換え、装置の性能を向上
しようとする、大幅なノ・−ドウエアの改造が必要であ
るという欠点がある。
バンクビジィ制御を変更しなければならないので、高速
化の進んだ新しい記憶素子に置換え、装置の性能を向上
しようとする、大幅なノ・−ドウエアの改造が必要であ
るという欠点がある。
本発明の目的は、複数の要求元と、相互に独立したアク
セス可能な複数のバンクに分割された主記憶装置との間
に、主記憶装置の使用状態にもとづいて要求元からのリ
クエストを受付ける主記憶アクセス制御装置を備え、上
記複数のバンクの一つに対してアクセスを制御するとと
もｆこ、主記憶装置への複数のサイクルタイムを記憶し
ておき。
セス可能な複数のバンクに分割された主記憶装置との間
に、主記憶装置の使用状態にもとづいて要求元からのリ
クエストを受付ける主記憶アクセス制御装置を備え、上
記複数のバンクの一つに対してアクセスを制御するとと
もｆこ、主記憶装置への複数のサイクルタイムを記憶し
ておき。
バンクが選択されるとセットされて、上記バンクがビジ
ィであるときにはその旨を示すことかでさるようにして
おき、初期設定時にあらかじめ定められた値に従って上
記複数のサイクルタイムのうちの一つをセットし、バン
クビジィがセットされると、あらかじめセットされたサ
イクルタイムの後に上記バンクビジィをリセットしてバ
ンクビジィ状態を解除することによって上記欠点除去し
、高速ｆこバンクビジィを制御できるようｆこ構成した
主記憶アクセス制御方式を提供することにある。
ィであるときにはその旨を示すことかでさるようにして
おき、初期設定時にあらかじめ定められた値に従って上
記複数のサイクルタイムのうちの一つをセットし、バン
クビジィがセットされると、あらかじめセットされたサ
イクルタイムの後に上記バンクビジィをリセットしてバ
ンクビジィ状態を解除することによって上記欠点除去し
、高速ｆこバンクビジィを制御できるようｆこ構成した
主記憶アクセス制御方式を提供することにある。
（問題点を解決するための手段）
本発明による主記憶アクセス制御方式は、複数の要求元
と、主記憶装置と、リクエスト受付けおよびリクエスト
優先度判定手段と、メモリアクセス制御手段と、サイク
ルタイム記憶手段と、バンクビジィ記憶手段と、保守診
断手段と、バンクビジィ制御手段とを具備して構成した
ものである。
と、主記憶装置と、リクエスト受付けおよびリクエスト
優先度判定手段と、メモリアクセス制御手段と、サイク
ルタイム記憶手段と、バンクビジィ記憶手段と、保守診
断手段と、バンクビジィ制御手段とを具備して構成した
ものである。
主記憶装置は、相互に独立してアクセス可能な複数のバ
ンクに分割されていてデータを格納するためのものであ
る。
ンクに分割されていてデータを格納するためのものであ
る。
リクエスト受付けおよびリクエスト優先度判定手段は、
主記憶装置の使用状態にもとづいて要求元からのリクエ
ストを受付け、リクエストの優先度を判定するだめのも
のである。
主記憶装置の使用状態にもとづいて要求元からのリクエ
ストを受付け、リクエストの優先度を判定するだめのも
のである。
メモリアクセス制御手段は、複数のバンクの一つ１こ対
応するアクセスを制御するためのものである。
応するアクセスを制御するためのものである。
サイクルタイム記憶手段は、主記憶装置への複数のサイ
クルタイムを記憶するためのものである。
クルタイムを記憶するためのものである。
バンクビジィ記憶手段は、複数のバンクの一つが選択さ
れたときには、選択されているバンクがビジィであるこ
とを示すためのものである。
れたときには、選択されているバンクがビジィであるこ
とを示すためのものである。
保守診断手段は、初期設定時にあらかじめ定められた値
ｔこ従って複数のサイクルタイムのうちの一つをサイク
ルタイム記憶手段にシフトパスを用いてセットするため
のものである。
ｔこ従って複数のサイクルタイムのうちの一つをサイク
ルタイム記憶手段にシフトパスを用いてセットするため
のものである。
バンクビジイ制御手段は、バンクビジィ記憶手段がセッ
トされると、サイクルタイム記憶手段のセットされてい
る期間の経過後にバンクビジィ記憶手段をリセットして
選択されているバンクのビジィを解除するためのもので
ある。
トされると、サイクルタイム記憶手段のセットされてい
る期間の経過後にバンクビジィ記憶手段をリセットして
選択されているバンクのビジィを解除するためのもので
ある。
（実施例）
次に、本発明について図面を参照して説明する。
第１図は１本発明による主記憶アクセス制御方式を実現
する一実施例を示すブロック図である。
する一実施例を示すブロック図である。
第１図において本発明の情報処理装置は、要求元となる
ＣＰＵＩ Ｂ 、ｌ ９、ならびにＩ１０プロセサ２０
．２１と、相互に独立してアクセス可能な８つのバンク
（ＭＵＯ〜ＭＵ））１〜８に分割された主記憶装置と、
リクエスト受付は回路９と、サイクルタイム記憶回路１
２と、バンクビジィ記憶回路２２を備えたメモリアクセ
ス制御回路】０と、バンクビジィ制御回路１３と、リク
エスト優先判定回路１フと、保守診断装置１６とから構
成されている。
ＣＰＵＩ Ｂ 、ｌ ９、ならびにＩ１０プロセサ２０
．２１と、相互に独立してアクセス可能な８つのバンク
（ＭＵＯ〜ＭＵ））１〜８に分割された主記憶装置と、
リクエスト受付は回路９と、サイクルタイム記憶回路１
２と、バンクビジィ記憶回路２２を備えたメモリアクセ
ス制御回路】０と、バンクビジィ制御回路１３と、リク
エスト優先判定回路１フと、保守診断装置１６とから構
成されている。
リクエスト受付は回路９は信号線１０８にょシ主記憶装
置へのメモリリクエスト信号を受付け、リクエスト先の
バンクに応じてメモリリクエスト制御信号を信号線１０
０〜１０７上へ送出するためのものである。サイクルタ
イム記憶回路１２は、主記憶装置への複数のサイクルタ
イムを記憶するためのものである。
置へのメモリリクエスト信号を受付け、リクエスト先の
バンクに応じてメモリリクエスト制御信号を信号線１０
０〜１０７上へ送出するためのものである。サイクルタ
イム記憶回路１２は、主記憶装置への複数のサイクルタ
イムを記憶するためのものである。
バンクビジィ記憶回路２２は、バンク（ＭＵＧ〜ＭＵ）
）１〜８にメモリリクエストが受付けられたとき、信号
！！１３０上のバンクビジィセット信号によリセットさ
れ、各バンク１〜８に対応してバンク１〜８がビジィで
あることを示すためのものである。
）１〜８にメモリリクエストが受付けられたとき、信号
！！１３０上のバンクビジィセット信号によリセットさ
れ、各バンク１〜８に対応してバンク１〜８がビジィで
あることを示すためのものである。
バンクビジィ制御回路１３は、各バンク１〜８に対応し
て各バンク１〜８がビジィであることを示すため、信号
線１２５によシバンクビジイが通知されると、信号線１
１２を介してサイクルタイム記憶回路１２にセットされ
ているサイクルタイム表示信号の持続期間を経過した後
、信号線１１０上のバンクとシイリセット信号によシ上
記バンク１〜８に対応してバンクビジィ記憶回路２２を
リセットし、バンク１〜８のビジィを解除するためのも
のである。
て各バンク１〜８がビジィであることを示すため、信号
線１２５によシバンクビジイが通知されると、信号線１
１２を介してサイクルタイム記憶回路１２にセットされ
ているサイクルタイム表示信号の持続期間を経過した後
、信号線１１０上のバンクとシイリセット信号によシ上
記バンク１〜８に対応してバンクビジィ記憶回路２２を
リセットし、バンク１〜８のビジィを解除するためのも
のである。
リクエスト優先判定回路１７は、要求元から信号線１２
１〜１２４上に送出されたメモリアクセス信号、および
要求元からのメモリリクエストの優先順位を判定し、信
号線１１１上ｆこメモリリクエスト信号を送出するため
のものである。
１〜１２４上に送出されたメモリアクセス信号、および
要求元からのメモリリクエストの優先順位を判定し、信
号線１１１上ｆこメモリリクエスト信号を送出するため
のものである。
保守診断装置１６は、初期設定時にあらかじめ定められ
た値に従って複数のサイクルタイムのうちの一つをシフ
トパスとなる信号線】１３によシサイクルタイム記憶回
路１２にセットするためのものである。
た値に従って複数のサイクルタイムのうちの一つをシフ
トパスとなる信号線】１３によシサイクルタイム記憶回
路１２にセットするためのものである。
次に、第１図を参照して本発明の動作について説明する
。
。
第１図において、保守診断装置１６は、装置の初期化動
作の一つとして、複数のサイクルタイムのうちのあらか
じめ指定された一つを、シフトバスとなる信号線１１３
を使用してサイクルタイム記憶回路１２ｆこセットする
。要求元となるＣＰＵ１８．１９ならびにＩ１０プロセ
サ２０．２１からそれぞれ信号線１２１〜１２４に送出
されたメモリアクセス信号に対して、リクエスト優先回
路ｌフによシその優先順位が判定される。これによって
、メモリアクセス制御回路ｌＯとバンクビジィ制御回路
１３とに対して、信号線１１１を介してリクエスト優先
判定回路１フからメモリリクエストが送出される。
作の一つとして、複数のサイクルタイムのうちのあらか
じめ指定された一つを、シフトバスとなる信号線１１３
を使用してサイクルタイム記憶回路１２ｆこセットする
。要求元となるＣＰＵ１８．１９ならびにＩ１０プロセ
サ２０．２１からそれぞれ信号線１２１〜１２４に送出
されたメモリアクセス信号に対して、リクエスト優先回
路ｌフによシその優先順位が判定される。これによって
、メモリアクセス制御回路ｌＯとバンクビジィ制御回路
１３とに対して、信号線１１１を介してリクエスト優先
判定回路１フからメモリリクエストが送出される。
バンクビジィ制御回路１３では、要求のあったバンクが
ビジィであるか否か、各バンクの使用状態を示すバンク
ビジィ信号（信号線１２５上）によシ判定する。未使用
であればノットビジィとして取扱い、信号線１３０上の
バンクビジィセット信号によシ、該轟するバンクに対応
するバンクビジィ記憶回路２２をセットしてビジィにす
る。同時に、メモリアクセス制御回路ｌＯに対して信号
線１１１上のメモリリクエストに対応したメモリリクエ
スト信号を信号線１０８上に送出するよう指示する。こ
のとき、セットされたバンクビジィ記憶回路２２はサイ
クルタイム記憶回路１２から信号線１１２上に送出され
た出力サイクルタイム表示信号に対応する期間を経過し
た後にリセットされるよう、バンクビジィ制御回路１３
によシ制御される。
ビジィであるか否か、各バンクの使用状態を示すバンク
ビジィ信号（信号線１２５上）によシ判定する。未使用
であればノットビジィとして取扱い、信号線１３０上の
バンクビジィセット信号によシ、該轟するバンクに対応
するバンクビジィ記憶回路２２をセットしてビジィにす
る。同時に、メモリアクセス制御回路ｌＯに対して信号
線１１１上のメモリリクエストに対応したメモリリクエ
スト信号を信号線１０８上に送出するよう指示する。こ
のとき、セットされたバンクビジィ記憶回路２２はサイ
クルタイム記憶回路１２から信号線１１２上に送出され
た出力サイクルタイム表示信号に対応する期間を経過し
た後にリセットされるよう、バンクビジィ制御回路１３
によシ制御される。
信号線１０８上のメモリリクエスト信号はリクエスト受
付は回路９によシ受付けられ、信号線１００〜１０７上
の対応するバンクにメモリリクエスト制＠信号のうちの
一つが出力される。
付は回路９によシ受付けられ、信号線１００〜１０７上
の対応するバンクにメモリリクエスト制＠信号のうちの
一つが出力される。
リクエスト優先判定回路１７から信号線１１１を介して
バンクビジィ制御回路１３に出力されるメモリリクエス
ト信号によシ要求されたバンクがビジィである場合には
、信号線１２５上のバンクビジィ信号によシ該当するバ
ンクのビジィ状態が解除されるまで該肖するリクエスト
が待たされる。
バンクビジィ制御回路１３に出力されるメモリリクエス
ト信号によシ要求されたバンクがビジィである場合には
、信号線１２５上のバンクビジィ信号によシ該当するバ
ンクのビジィ状態が解除されるまで該肖するリクエスト
が待たされる。
ここで、待たせであるリクエストと要求元とが異なシ、
且つ、異なるバンクに対する後続のリクエストが受付け
られるようにバンクビジィ制［有］回路１３によ）制動
が実行される。
且つ、異なるバンクに対する後続のリクエストが受付け
られるようにバンクビジィ制［有］回路１３によ）制動
が実行される。
主記憶装置の素子を、さら１こ高速化の進んだ新しい記
憶素子に置換え、装置の性能を向上しようとするときに
は、新しい記憶素子に対応したサイクルタイムをあらか
じめ保守診断装置に指定しておくのが望ましい。この場
合には、自動的に装置を初期化するときに、信号線１１
３により形成されるシフトパスによってサイクルタイム
記憶回路１２の内容が更新される。
憶素子に置換え、装置の性能を向上しようとするときに
は、新しい記憶素子に対応したサイクルタイムをあらか
じめ保守診断装置に指定しておくのが望ましい。この場
合には、自動的に装置を初期化するときに、信号線１１
３により形成されるシフトパスによってサイクルタイム
記憶回路１２の内容が更新される。
（発明の効果）
以上説明したように本発明は、サイクルタイムを初期化
設定時に変えられるようにセットしておき、サイクルタ
イムに応じて藺単にバンクビジイの制御を変更できるよ
うにすることにより、高速化の進んだ新しい記憶素子に
主記憶装置の素子をｆｔ換え、装置の性能を向上しよう
とするときには新たなハードウェアの追加が必要なく、
簡単に制御を変更できるという効果がある。
設定時に変えられるようにセットしておき、サイクルタ
イムに応じて藺単にバンクビジイの制御を変更できるよ
うにすることにより、高速化の進んだ新しい記憶素子に
主記憶装置の素子をｆｔ換え、装置の性能を向上しよう
とするときには新たなハードウェアの追加が必要なく、
簡単に制御を変更できるという効果がある。
第１図は、本発明による主記憶アクセス制御方式を実現
する一実施例を示すブロック図である。 １＋ｖ８・・Φメモリバンク ９・・・リクエスト受付は回路 １０・・・メモリアクセス制御回路 】２・会・サイクルタイム記憶回路 １３・・・バンクビジイ制御回路 １６・・・保守診断装置 １７・Φ・リクエスト優先判定回路 １８．１９・・−ＣＰＵ
する一実施例を示すブロック図である。 １＋ｖ８・・Φメモリバンク ９・・・リクエスト受付は回路 １０・・・メモリアクセス制御回路 】２・会・サイクルタイム記憶回路 １３・・・バンクビジイ制御回路 １６・・・保守診断装置 １７・Φ・リクエスト優先判定回路 １８．１９・・−ＣＰＵ
Claims (1)
- 複数の要求元と、相互に独立してアクセス可能な複数の
バンクに分割されていてデータを格納するための主記憶
装置と、前記主記憶装置の使用状態にもとづいて前記要
求元からのリクエストを受付けて優先度を判定するため
のリクエスト受付けおよびリクエスト優先度判定手段と
、前記複数のバンクの一つに対応するアクセスを制御す
るためのメモリアクセス制御手段と、前記主記憶装置へ
の複数のサイクルタイムを記憶するためのサイクルタイ
ム記憶手段と、前記複数のバンクの一つが選択されたと
きには前記選択されているバンクがビジイであることを
示すためのバンクビジイ記憶手段と、初期設定時にあら
かじめ定められた値に従つて前記複数のサイクルタイム
のうちの一つを前記サイクルタイム記憶手段にシフトバ
スを用いてセツトするための保守診断手段と、前記バン
クビジイ記憶手段がセツトされると前記サイクルタイム
記憶手段のセツトされている期間の経過後に前記バンク
ビジイ記憶手段をリセツトして前記選択されているバン
クのビジイを解除するためのバンクビジイ制御手段とを
具備して構成したことを特徴とする主記憶アクセス制御
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25605486A JPS63109566A (ja) | 1986-10-28 | 1986-10-28 | 主記憶アクセス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25605486A JPS63109566A (ja) | 1986-10-28 | 1986-10-28 | 主記憶アクセス制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63109566A true JPS63109566A (ja) | 1988-05-14 |
| JPH0586571B2 JPH0586571B2 (ja) | 1993-12-13 |
Family
ID=17287261
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25605486A Granted JPS63109566A (ja) | 1986-10-28 | 1986-10-28 | 主記憶アクセス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63109566A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0379316A2 (en) * | 1989-01-17 | 1990-07-25 | Fujitsu Limited | Request cancel system |
| JPH0475160A (ja) * | 1990-07-17 | 1992-03-10 | Gijutsu Kenkyu Kumiai Kokusai Fuajii Kogaku Kenkyusho | データ処理装置 |
| JP2005301897A (ja) * | 2004-04-15 | 2005-10-27 | Honda Motor Co Ltd | データ通信装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57101957A (en) * | 1980-12-17 | 1982-06-24 | Hitachi Ltd | Storage control device |
-
1986
- 1986-10-28 JP JP25605486A patent/JPS63109566A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57101957A (en) * | 1980-12-17 | 1982-06-24 | Hitachi Ltd | Storage control device |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0379316A2 (en) * | 1989-01-17 | 1990-07-25 | Fujitsu Limited | Request cancel system |
| US5555560A (en) * | 1989-01-17 | 1996-09-10 | Fujitsu Limited | Request cancel system for cancelling a second access request having the same address as a first access request |
| JPH0475160A (ja) * | 1990-07-17 | 1992-03-10 | Gijutsu Kenkyu Kumiai Kokusai Fuajii Kogaku Kenkyusho | データ処理装置 |
| JP2005301897A (ja) * | 2004-04-15 | 2005-10-27 | Honda Motor Co Ltd | データ通信装置 |
| JP4496001B2 (ja) * | 2004-04-15 | 2010-07-07 | 本田技研工業株式会社 | データ通信装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0586571B2 (ja) | 1993-12-13 |
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