SU809388A1 - Устройство дл регенерациииНфОРМАции B диНАМичЕСКиХблОКАХ пАМ Ти - Google Patents

Description

Изобретение относится к вычислительной технике и предназначено для использования в полупроводниковых запоминающих устройствах с динамическими блоками памяти, объединенными в группы.

Известно устройство, обеспечивающее * регенерацию информации в динамических блоках памяти, которое· использует свойство автоматической регенерации адресуемой строки в блоках памяти при любом обращении. Устройство содержит блок уп- ¹⁰ равления, дешифратор, элементы памяти, элемент И, коммутатор и счетчик адреса, регенерация всей памяти запрещается до разряда емкости одного или нескольких элементов фиксации обращений, заряжаю- ¹⁵ щихся после обращений к соответствующим строкам [1].

Известно устройство,более оптимально использующее указанное свойство за счет регенерации только тех строк, к которым не было обращений. Это устройство дополнительно содержит элементы И и шифратор ,2^ .

Недостатком обоих устройств является сложность аппаратурной реализации, связанная с использованием большого количества элементов фиксации обращений.

Наиболее близким из известных по технической сущности является устройство, которое отменяет очередную регенерацию, если в течение интервала Т= (Τ_χρдопустимый период хранения информации, R - количество строк) перед запросом регенерации строки к ней было зафикси ровано обращение. Оно содержит блок синхронизации, выходы которого подключены к счетному входу счетчика адресов строк, первому входу элемента фиксации обращений и первому входу элемента И, выходы счетчика подключены к первым информационным входам блока разрешения обращения и регенерации, ко вторым информационным входам когоро го подключены кодовые шины адреса, со ответствующие выходы блока разрешения подключены к адресным входам блоков памяти, входам формирователей сигналов выборки-регенерации, второму входу элемента И и второму входу элемента фиксации обращений, выход которого подключен к третьему входу элемента И, а выход элемента И подключен к управляющему входу блока разрешения Гз].

Однако при управлении регенерацией с помощью как этого, так и ранее рассмотренных устройств, при каждом обращении к памяти необходимо подавать разрешающий сигнал выборки-регенерации, как и при регенерации, на входы выборки-регенерации. (СЕ или RA5 _ в зависимости от типа микросхемы) всех блоков памяти в каждом разряде.

При подаче этого.сигнала динамические блоки памяти переходят в активный режим работы и потребляемая ими мощность возрастает в 10 и более раз. Поэтому такая организация регенерации приводит к дополнительному расходу мощности для накопителей большой емкости, содержащих не сколько групп блоков памяти. Каждай группа представляет собой полноразрядную часть накопителя, выбираемую при обращениях по другим входам выборки блоков памяти { С 5 или С AS - в зависимости от типа микросхемы) с помощью дешифратора групп. Последовательная же регенерация групп невыгодна, так как обратно пропорционально их количеству уменьшается длительность Ъ , что приводит к резкому снижению эффективности управления регенерацией с использованием обращений, и затраты времени на регенерацию при отсутствии растают Цель бляемой числа сигналов выборки-регенерации.

Поставленная цель достигается тем, что в устройство для регенерации информации в динамических блоках памяти, содержащее блок синхронизации, один из выходов которого подключен ко входу счетчика адресов строк и к первому входу триггера фиксации обращений, другой выход блока синхронизации соединен с первым входом элемента И, второй вход которого соединен с нулевым выходом триггера фиксации обращений, третий вход элемента И подсоединен к первому выходу блока сравнения, второй выход которого подключен ко второму входу триггера фиксации обращений, выход счетчика .адресов строк соединен с первым входом блока сравнения, второй вход которого подсоединен к кодовой шине адреса строк, выход элемента И соединен с зафиксированных обращений возпропорционально количеству групп, изобретения - снижение потремощности за счет уменьшения

35' третьим входом блока сравнения, четвертый вход которого подключен к шине управления, третий выход блока сравнения соединен с адресными входами накопителей, входы выборки-регенерации которых соединены с выходами формирователей сигнала выборки-регенерации, дешифратор выборки групп накопителей, вход которого соединен с кодовой шиной адреса группы накопителей, четвертый выход блока сравнения соединен с одним из. входов формирователей сигнала выборкирегенерации, введены элементы ИЛИ и формирователь сигнала регенерации, вход которого соединен с выходом первого элемента ИЛИ, один из входов первого элемента ИЛИ подключен к единичному выходу триггера фиксации обращений, другой вход первого элемента ИЛИ соединен с выходом элемента И и управляющим выходом устройства, выход формирователя сигнала регенерации подключен к первым входам вторых элементов ИЛИ, вторые входы которых соединены с выходами дешифратора выборки групп, накопителей, выходьь вторых элементов ИЛИ подключены к другим входам формирователей сигнала выборки-регенерации.

На чертеже изображено устройство, функциональная схема.

Оно содержит блок 1 синхронизации, счетчик 2 адресов строк, блок 3 сравнения, адресные входы 4 накопителей 5, триггер 6 фиксации обращений, элемент И 7, первый элемент ИЛИ 8, формирователь 9 сигнала регенерации, вторые элементы ИЛИ 10, дешифратор 11 выборки групп накопителей, формирователи 12 сигнала вьборки-регенерации, входы 13 выборки-регенерации накопителей 5, кодовая шина 14 адреса строк, кодовая шина 15 адреса группы накопителей, шина 16 управления и управляющий выход 17 устройства.

Работа устройства осуществляется сле⁴⁵ дующим образом.

Устройство принимает из процессора запросы обращений к памяти и посылает в процессор квитирующие сигналы выполнения циклов регенерации.Блок 1 синхронизации с частотой изменяет состояние счетчика 2 и одновременно с этим производит гашение триггера 6 фиксации обращений.

При отсутствии запросов регенерации по шине 16 управления кодовая шина 14 адреса строк подключена к адресным входам 4 накопителей 5. По запросам обращений из процессора в блоке 3 сравнения

80'9388 сравнивается код на шинах 14 с содержимым счетчика 2 и при их совпадении вырабатывается сигнал установки в Ί” триггера 6 фиксации обращений, который по способу организации логических свя- $ зей является RS -триггером.

По запросу обращения, с задержкой на установление кода адреса на адресных входах 4 накопителей 5, блок 3 сравнения вырабатывает синхросигнал для формирователей 12 выборки-регенерации. В соответствии с кодом адреса группы, по— . ступающим по шинам 15 на входы дешифратора 11, выбранный формирователь 12 вырабатывает сигнал выборки регенерации _1S для соответствующей группы накопителей

5. Выходы дешифратора 11 при обращениях могут управлять также выборкой группы по другим входам выборки накопителей 5.

По фронту установки в 1 триггера

6, т.е. при первом совпадении кода на шинах 14 с содержимым счетчика 2 после очередного гашения триггера 6 производится запуск формирователя 9, вход которого через первый элемент ИЛИ 8 подключен к выходу триггера 6. Выходной сигнал формирователя 9 через вторые элементы ИЛИ 10 подается на входы всех формирователей 12 выборки-регенерации. При поступлении синхросигнала разрешения на входы этих формирователей они вырабатывают сигналы выборки-регенерации, выполняя регенерацию выбранной строки во всех накопителях 5. При последующих совпадениях кода на шинах 14 и содержимого счетчика 2 или при их несовпадении формирователь 9 не запускается из-за отсутствия требуемого для запуска перепада уровней напряжения на его входе.

В конце каждого интервала состояния счетчика 2 блок 1 синхронизации вырабатывает сигнал запроса периодической регенерации, поступающей на вход элемен— _t та И 7. При совпадении этого сигнала с уровнем логической Ί, поступающим с нулевого выхода триггера 6 при отсутствии зафиксированных обращений, и с сигналом незанятости, поступающим с выхода блока 3 сравнения, на выходе элемента И 7 появляется сигнал логической Ί', который подается на управляющий вход блока 3 сравнения и на вход элемента ИЛИ 8. При этом на выход блока 3 сравнения переключается содержимое счетчика 2, а затем вырабатывается синхросигнал выборки-регенерации. Перепад уровней напряжения на выходе эле— .

мента ИЛИ 8 приводит к запуску формирователя 9 сигнала регенерации, тем самым обеспечивается подача сигналов вы— борки-фегенерации на входы 13 всех групп накопителей 5.

Регенерация отменяется, если триггер 6 зафиксировал хотя бы одно обращение к регенерируемой строке, или задери живается на время окончания цикла обращения при наложении на него запроса < регенерации, т.е. до появления сигнала незанятости памяти.

В соответствии с изложенным принципом функционирования в течение периода регенерации по каждому адресу строки в предложенном устройстве сигнал выборки регенерации лишь однажды подается одновременно на все накопители, в то время как в прототипе - при каждом обращении. Таким образом, в предложенном устройстве при каждом обращении к памяти, кроме обращений с первым, в течение каждого интервала фиксации —, совпадением кода адреса строки с адресом строки, подлежащей регенерации, потребляемая мощность уменьшается почти в и раз, где η - число групп накопителей. Величина этого уменьшения особенно значительна при большой частоте обращений, в результате значительно уменьшается максимальная потребляема^· динамической памятью мощность, Так,для памяти, построенной на БИС К565РУЗ, при П =8 и частоте обращений 0,5 мГц потребляемая мощность по сравнению с прототипом уменьшается примерно в 3 раза. Эго позволяет использовать источник питания меньшей мощности и упростить систему теплоотвода конструктивов памяти.

Claims (3)

1.Автсч ское свидетельство СССР

№ 637863, кл. Q Ц С 7/ОО, 2.О2. 79

2.Авторское свидетельство СССР

NO 514346, кл. q 11 С 21/00, опублик. 1976.

3.Патент США № 376О379,

кл. 34О-173Р, опублик. 1973 (прототип)

f7 Q процессор