KR920000511Y1 - 셀프코드 아비터 - Google Patents

Abstract

내용 없음.

Description

셀프코드 아비터

제1도는 일반적인 아비터의 구성을 나타낸 블럭도.

제2도는 종래의 셀프코드 아비터의 회로도.

제3도는 본 고안의 회로도.

본 고안은 여러개의 프로세서가 여러개의 메모리를 공유하는 다중처리기 시스템에서 중재를 수행하는 아비터에 관한 것으로, 특히 중재시간을 단축시키도록한 셀프코드 아비터(Self Coded Arbiter)에 관한 것이다.

일반적으로 여러개의 프로세서가 여러개의 메모리를 공유하고 있는 다중처리기 시스템에서는 동시에 여러개의 프로세서나 메모리에서 시스템을 버스를 사용하고자 하는 경우가 발생하게 된다.

그러므로 각각의 프로프로세서나 메모리에 우선 순위가 낮은 프로세서나 메모리는 시스템 버스를 거의 사용하지 못하는 경우가 발생하게 된다. 따라서 긴급을 요하는 정보의 상태에 의하여 우선 순위를 배당하도록 하면서, 모든 프로세서나 메모리가 동등한 자격으로 시스템 버스를 사용하도록 하는 방법을 이용하고, 동시에 여러개의 프로세서나 메모리에서 사용요청이 신청되면 각 프로세서나 메모리에 하나씩 배당되어 있는 아비터에서 중재를 하도록 하여 하나씩만 시스템 버스를 이용하여서 충돌에 의한 에러를 방지하도록 하였다.

그러므로 종래에는 제1도에 도시한 바와같이 아비터의 구성을, 요청기 (Requester)(1)로 부터 중재정보(Arvitration)가 입력단(Ⅰ)으로 입력되면서 출력단(A)에서 중재정보가 시스템버스(2)로 출력되는 1비트 셀프 코드 아비터(Self Coded Arbiter)(3), (3a)...(3n)를 다수개 직렬로 연결하고, 요청기(1)로부터 요청신호( request)가 입력단(r)으로 입력되는 첫번째 1비트 셀프 코드 아비터(3)의 출력단(w)에서 출력되는 중재 성공신호(WIN)는 두번째 1비트 셀프 코드 아비터(3a)의 입력단(r)으로 인가되도록 하면서 마지막 1비트 셀프 코드 아비터(3n)의 출력단(w)에서 출력되는 중재 성공 신호(WIN)는 요청기(I)로 입력되어 요청기(I)에서 중재의 성공 여부를 알 수 있도록 하였다.

그리고 1비트 셀프 코드 아비터는 제2도에 도시한 바와 같이 요청신호(request)와 중재 정보가 입력되는 NAND게이트(G1)는 오픈 콜렉터 드라이버(Open Collector Driver)로 작용하면서 출력단에서는 인버터(G2)와 시스템 버스(2)로 연결되도록 하고, 중재 정보가 인버터(G3)를 거쳐서 일측으로 입력되는 NAND 게이트(G4)의 타측에는 인버터(G2)의 출력단과 연결하면서 이의 출력단에서는 요청신호(request)가 일측으로 입력되는 AND게이트(G5)의 타측과 연결하여 AND 게이트(G5)의 출력단에서 중재 성공 신호(WIN)가 출력되도록 하였다.

그러므로 첫번째 1비트 셀프 코드 아비터(3)에서 부터 마지막 1비트 셀프 코드 아비터로 높은 비트에서 점차 낮은 비트의 중재 번호를 출력하도록 하여 시스템 버스(2)에 연결된 순서 제어기(도면에 도시되지 않음)에서 동시에 입력되는 중재 정보의 신호중 가장 높은 번호에만 “High”를 인가하고 나머지는 “Low”로 인가하여 오픈 콜렉터 드라이버인 NAND 게이트(G1)의 출력단과 연결된 인버터(G2)로 인가되도록 하여 중재가 이루어지도록 하고, 여기서 AND 게이트(G5)를 통하여 중재 성공 신호(WIN)가 “Low”로 다음의 1비트 셀프 코드 아비터로 인가되게 되면 동작이 중단되면서 중재를 중단하도록 하였다.

따라서 1비트의 중재를 수행할 때 걸리는 시간은 NAND 게이트(G1)의 출력이 시스템 버스(2)에서 안정된 값을 가진 다음 인버터(G2), NAND 게이트(G4) 및 AND 게이트(G5)를 경유하는 시간이 된다. 그러나 상기와 같은 종래의 방법에 의하여서는 중재 성공 신호(WIN)를 만드는 AND 게이트(G5)는 요청신호(request)와 NAND 게이트 (G4)의 출력을 받아서 생성하므로 요청신호(request)가 먼저 도달한 상태에서 시스템 버스(2)의 신호가 안정되기 전에도 인버터(G2)를 경유한 값이 NAND 게이트(G4)를 경유하여 “High”로 AND 게이트(G5)에 인가되면서 다음의 1비트 셀프코드 아비터를 구동하게 되고, 이때 잠시후 즉 시스템 버스(2)가 안정된 후에 중재에 성공하지 못한 경우에는 NAND 게이트(4)의 출력이 “Low”가 되면서 다음의 1비트 셀프 코드 아비터의 동작을 중단시키도록 하지만 벌써 구동중인 다음의 1비트 셀프 코드 아비터에서 중재 정보가 시스템 버스(2)로 출력되어 시스템 버스(2)의 신호 안정이 느려지게 하는 현상이 종종 발생하였다.

이에 따라 본 고안은 다중처리기 시스템에서 중재시간을 단축시키도록한 셀프 코드 아비터를 제공하는 것을 그 목적으로 한다.

본 고안은 첨부 도면에 의거 상세히 기술하여 보면 다음과 같다.

요청기(1)로 부터 요청신호(request)와 중재 정보가 입력되는 오픈 콜렉터 드라이버인 NAND 게이트(G11)의 출력단에서는 시스템 버스(2)와 인버터(G12)로 연결하고, 중재 정보가 인버터(G13)를 거쳐 일측으로 입력되며 타측은 인버터(G12)와 연결된 NAND 게이트(G14)의 출력단에서는 요청신호(request)가 지연 회로(4)를 거쳐서 일측으로 입력되는 AND 게이트(G15)의 하측과 연결하여 AND 게이트(G15)의 출력단에셔 중재성공신호(WIN)가 출력되도록 한 것이다.

그러므로 요청신호(request)와 중재정보가 오픈 콜렉터 드라이버인 NAND 게이트(G11)를 경유하여 시스템 버스(2)로 입력되고, 시스템버스(2)에서의 신호 안정시간과 인버터(G12)및 NAND 게이트(G14)를 경유하는데 걸리는 시간 동안 요청신호 (request)가 지연회로(4)에서 지연된 후 AND게이트(G15)로 입력되도록 하여 AND게이트(G15)에서 출력되는 중재성공신호(WIN)가 “High”로는 출력되지 않도록 함으로써 시스템버스(2)에서 안정되지 않은 신호에 의해 AND게이트 (G15)에서 중재성공신호 (WIN)가 “High”로 출력되는 것을 방지한 것이다.

Claims (2)

1. 다중처리기 시스템에서의 중재를 수행하는 아비터의 1비트 셀프코드 아비터에 있어서, 요청기(1)로 부터의 요청신호(request)가 지연회로(4)를 통하여 AND게이트 (G15)의 일측으로 인가되도록 하여 시스템 버스(2)에서의 신호 안정시간이 단축되도록 한 셀프 코드 아비터.
2. 제1항에 있어서, 지연회로(4)의 지연시간은 시스템 버스(2)에서의 신호 안정시간과 인버터(12) 및 NAND게이트 (G14)에서 걸리는 시간을 합한것과 같게 구성한 셀프코드아비터.