JPH01134558A - アービタ回路 - Google Patents
アービタ回路Info
- Publication number
- JPH01134558A JPH01134558A JP62292831A JP29283187A JPH01134558A JP H01134558 A JPH01134558 A JP H01134558A JP 62292831 A JP62292831 A JP 62292831A JP 29283187 A JP29283187 A JP 29283187A JP H01134558 A JPH01134558 A JP H01134558A
- Authority
- JP
- Japan
- Prior art keywords
- req
- node
- ack
- output
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000001514 detection method Methods 0.000 claims 5
- 230000001934 delay Effects 0.000 claims 1
- 230000003111 delayed effect Effects 0.000 claims 1
- 230000004913 activation Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 239000002023 wood Substances 0.000 description 2
- 101000601274 Homo sapiens Period circadian protein homolog 3 Proteins 0.000 description 1
- 102100037630 Period circadian protein homolog 3 Human genes 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
- G06F13/364—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control using independent requests or grants, e.g. using separated request and grant lines
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
- Electronic Switches (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、非同期的に発生する複数の要求の競合を裁
定するアービタ回路に関するものである。
定するアービタ回路に関するものである。
互いに非同期的に動作する複数のデジタルサブシステム
（例えば、マルチプロセッサシステム）が一つの資源（
例えば、ディスク装置）を共有する場合、サブシステム
からの共有資源使用要求は時間的にランダムに発生する
ので、この競合を裁定する必要がある０例えば、あるサ
ブシステムから共有資源使用要求があった時、共有資源
が他のサブシステムによって既に使用中であれば、使用
終了までその要求を待機させておく処理が必要である。
（例えば、マルチプロセッサシステム）が一つの資源（
例えば、ディスク装置）を共有する場合、サブシステム
からの共有資源使用要求は時間的にランダムに発生する
ので、この競合を裁定する必要がある０例えば、あるサ
ブシステムから共有資源使用要求があった時、共有資源
が他のサブシステムによって既に使用中であれば、使用
終了までその要求を待機させておく処理が必要である。
このような競合裁定処理を行うのがアービタ回路である
。
。
第４図は、例えば、ｒｌｓｅｃ８５、ダイジェスト オ
ブ テクニカル ペーパーズ（Ｐ４５）（ＩＳＣＣ８５
ＤＩＧＥＳＴ ＯＦ ＴＥＣＨＮＩＣＡＬ ＰＡ
ＰＥＲ３（Ｐ４５））Ｊに示された従来のアービタ回路
である。信号ＲＥＱ−Ａ及びＲＥＱ−Ｂは、それぞれサ
ブシステムからの要求を表わす信号であり、信号ＡＣＫ
−Ａ及びλＣＫ−Ｂはそれぞれ要求信号ＲＥＱ−Ａ及び
ＲＥＱ−Ｂの要求を承認したことを表わす信号である。
ブ テクニカル ペーパーズ（Ｐ４５）（ＩＳＣＣ８５
ＤＩＧＥＳＴ ＯＦ ＴＥＣＨＮＩＣＡＬ ＰＡ
ＰＥＲ３（Ｐ４５））Ｊに示された従来のアービタ回路
である。信号ＲＥＱ−Ａ及びＲＥＱ−Ｂは、それぞれサ
ブシステムからの要求を表わす信号であり、信号ＡＣＫ
−Ａ及びλＣＫ−Ｂはそれぞれ要求信号ＲＥＱ−Ａ及び
ＲＥＱ−Ｂの要求を承認したことを表わす信号である。
１ａは要求信号ＲＥＱ−Ａと承認信号ＡＣＫ−Ｂを入力
とし、承認信号ＡＣＫ−Ａを出力とするＮＡＮＤゲート
、１ｂは要求信号ＲＥＱ−Ｂと承認信号τで７＝頂を入
力とし、承認信号ＡＣＫ−Ｂを出力とするＮＡＮＤゲー
トである。ＮＡＮＤゲ−）ｌａ、ｌｂはＲＳフリップフ
ロップを構成している。
とし、承認信号ＡＣＫ−Ａを出力とするＮＡＮＤゲート
、１ｂは要求信号ＲＥＱ−Ｂと承認信号τで７＝頂を入
力とし、承認信号ＡＣＫ−Ｂを出力とするＮＡＮＤゲー
トである。ＮＡＮＤゲ−）ｌａ、ｌｂはＲＳフリップフ
ロップを構成している。
次に第４図に示す回路の動作を第５図を参照して説明す
る。ＲＥＱ−Ａ及びＲＥＱ−Ｂには第５図に示す波形が
入力される。ＡＣＫ−Ａ及びに℃に−Ｂはその時の出力
である。
る。ＲＥＱ−Ａ及びＲＥＱ−Ｂには第５図に示す波形が
入力される。ＡＣＫ−Ａ及びに℃に−Ｂはその時の出力
である。
要求信号ＲＥＱ−Ａ、ＲＥＱ−Ｂからの要求がない時、
つまり両信号が“Ｌ”の時、ＮＡＮＤゲート１ａの一方
の入力ＲＥＱ−Ａは“Ｌ″であるから、出力ＡＣＫ−Ａ
は他方の入力の状態にかかわらず“Ｈ”となり、同様に
ＮＡＮＤゲート１ｂの出力ＡＣＫ−ＢもＨ”となる、承
認信号にでに−Ａ、ＡＣＫ−Ｂはロウアクティブの信号
であるから、共に“Ｈ″であることは、承認していない
ことを意味する（時刻ｔ０）。
つまり両信号が“Ｌ”の時、ＮＡＮＤゲート１ａの一方
の入力ＲＥＱ−Ａは“Ｌ″であるから、出力ＡＣＫ−Ａ
は他方の入力の状態にかかわらず“Ｈ”となり、同様に
ＮＡＮＤゲート１ｂの出力ＡＣＫ−ＢもＨ”となる、承
認信号にでに−Ａ、ＡＣＫ−Ｂはロウアクティブの信号
であるから、共に“Ｈ″であることは、承認していない
ことを意味する（時刻ｔ０）。
要求信号ＲＥＱ−Ｂが“Ｈ”となって要求を行ない、要
求信号ＲＥＱ−ＢがＬ″で要求を行なっていないとき、
ＮＡＮＤゲートｌｂの出力ＡＣＫ−Ｂは“Ｈ”となって
承認を行なわず、ＮＡＮＤゲー）１ａの出力ＡＣＫ−Ａ
は“Ｌ”となって要求を承認する（時刻ｔ、）。
求信号ＲＥＱ−ＢがＬ″で要求を行なっていないとき、
ＮＡＮＤゲートｌｂの出力ＡＣＫ−Ｂは“Ｈ”となって
承認を行なわず、ＮＡＮＤゲー）１ａの出力ＡＣＫ−Ａ
は“Ｌ”となって要求を承認する（時刻ｔ、）。
反対に要求信号ＲＥＱ−Ａが“Ｌ”となって要求を行な
わず、要求信号ＲＥＱ−Ｂが“Ｈ”となって要求を行な
っているとき、ＮＡＮＤゲート１ａの出力ＡＣＫ−Ａは
“Ｈ”となって承認を行なわず、ＮＡＮＤゲート１ｂの
出力ＡＣＫ−Ｂは“Ｌ”となって要求を承認する（時刻
ｉり＊要求償号ＲＥＱ−Ａが“Ｈ″、ＲＥ、Ｑ−Ｂが“
Ｌ”となり、それに応じて承認信号ｒσＸニアが“Ｌ”
、ＡＣＫ−Ｂが“Ｈ”となった（時刻ｔｓ）後に、要求
信号ＲＥＱ−Ｂも要求を行なってＲＥＱ−Ａ、ＲＥＱ−
Ｂが共に“Ｈ”となっても、ＮＡＮＤゲート１ａの出力
ＡＣＫ−Ａは“Ｌ″のままであり、ＮＡＮＤゲー）１ｂ
の出力ＡＣＫ−Ｂは＠Ｈ′″のままであり、要求信号Ｒ
ＥＱ−Ｂの要求は承認されない（時刻ｔ４）、その後、
要求信号ＲＥＱ−Ａの要求が終了してＲＥＱ−Ａが′″
Ｌ”、ＲＥＱ−Ｂが“Ｈ”となると、ＮＡＮＤゲートｌ
ａの出力ＡＣＫ−Ａは“Ｈｌとなって承認を終了し、Ｎ
ＡＮＤゲート１ｂの出力にてｎはＬ”となり要求信号Ｒ
ＥＱ−Ｈの要求が承認される（時刻ｔ、）。
わず、要求信号ＲＥＱ−Ｂが“Ｈ”となって要求を行な
っているとき、ＮＡＮＤゲート１ａの出力ＡＣＫ−Ａは
“Ｈ”となって承認を行なわず、ＮＡＮＤゲート１ｂの
出力ＡＣＫ−Ｂは“Ｌ”となって要求を承認する（時刻
ｉり＊要求償号ＲＥＱ−Ａが“Ｈ″、ＲＥ、Ｑ−Ｂが“
Ｌ”となり、それに応じて承認信号ｒσＸニアが“Ｌ”
、ＡＣＫ−Ｂが“Ｈ”となった（時刻ｔｓ）後に、要求
信号ＲＥＱ−Ｂも要求を行なってＲＥＱ−Ａ、ＲＥＱ−
Ｂが共に“Ｈ”となっても、ＮＡＮＤゲート１ａの出力
ＡＣＫ−Ａは“Ｌ″のままであり、ＮＡＮＤゲー）１ｂ
の出力ＡＣＫ−Ｂは＠Ｈ′″のままであり、要求信号Ｒ
ＥＱ−Ｂの要求は承認されない（時刻ｔ４）、その後、
要求信号ＲＥＱ−Ａの要求が終了してＲＥＱ−Ａが′″
Ｌ”、ＲＥＱ−Ｂが“Ｈ”となると、ＮＡＮＤゲートｌ
ａの出力ＡＣＫ−Ａは“Ｈｌとなって承認を終了し、Ｎ
ＡＮＤゲート１ｂの出力にてｎはＬ”となり要求信号Ｒ
ＥＱ−Ｈの要求が承認される（時刻ｔ、）。
上記のような従来のアービタ回路において、要求信号Ｒ
ＥＱ−Ａ、ＲＥＱ−Ｂの要求が同時に起こって共に“Ｌ
”から“Ｈ”に変化したときのことを考える（第５図、
時刻ｔｈ＞。変化の前、っまりＲＥＱ−Ａ、ＲＥＱ−Ｂ
が共に“Ｌ”であったときは、ＡＣＫ−Ａ、ＡＣＫ−Ｂ
は共に“Ｈ″であった。従って、ＮＡＮＤゲート１ａの
出力λＣＫ−Ａは、ＲＥＱ−１＋＜“Ｈｌで、ＡＣＫ−
Ｂも“Ｈ”であることから、“Ｌ”になろうとする。
ＥＱ−Ａ、ＲＥＱ−Ｂの要求が同時に起こって共に“Ｌ
”から“Ｈ”に変化したときのことを考える（第５図、
時刻ｔｈ＞。変化の前、っまりＲＥＱ−Ａ、ＲＥＱ−Ｂ
が共に“Ｌ”であったときは、ＡＣＫ−Ａ、ＡＣＫ−Ｂ
は共に“Ｈ″であった。従って、ＮＡＮＤゲート１ａの
出力λＣＫ−Ａは、ＲＥＱ−１＋＜“Ｈｌで、ＡＣＫ−
Ｂも“Ｈ”であることから、“Ｌ”になろうとする。
同様にＮＡＮＤゲート１ｂの出力ＡＣＫ−Ｂも“Ｌ”に
なろうとする、一方、ＲＥＱ−Ａ、ＲＥＱ−Ｂが共に＠
Ｈ″の場合、ＲＳフリップフロップの性質よりＡＣＫ−
ＡとＡＣＫ−Ｂは互いに反転した値をとろうとする。ゆ
えに、共に“Ｈ”から６Ｌ１へ変化しようとするＡＣＫ
−Ａ、ＡＣＫ−Ｂは同時に相手を“Ｌ”から“Ｈ”に変
えようとする。このことにより、承認信号ｒτＸ）頂、
ＡＣＫ−Ｂは共に“Ｈ”でも“Ｌ″でもない中間電位
になってしまい、競合裁定の処理が行えなくなる可能性
が生じるという問題点があった。
なろうとする、一方、ＲＥＱ−Ａ、ＲＥＱ−Ｂが共に＠
Ｈ″の場合、ＲＳフリップフロップの性質よりＡＣＫ−
ＡとＡＣＫ−Ｂは互いに反転した値をとろうとする。ゆ
えに、共に“Ｈ”から６Ｌ１へ変化しようとするＡＣＫ
−Ａ、ＡＣＫ−Ｂは同時に相手を“Ｌ”から“Ｈ”に変
えようとする。このことにより、承認信号ｒτＸ）頂、
ＡＣＫ−Ｂは共に“Ｈ”でも“Ｌ″でもない中間電位
になってしまい、競合裁定の処理が行えなくなる可能性
が生じるという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、第１及び第２の要求信号が同時に活性化して
も競合裁定の処理を行うことがてできるアービタ回路を
得ることを目的とする。
たもので、第１及び第２の要求信号が同時に活性化して
も競合裁定の処理を行うことがてできるアービタ回路を
得ることを目的とする。
この発明に係るアービタ回路は、フリップフロップの２
つの出力が中間電位になった場合に、これを検出し、一
方の出力ノードを強制的に“Ｉ（”又は“Ｌ”にして第
１．第２の承認信号を得るようにしたものである。
つの出力が中間電位になった場合に、これを検出し、一
方の出力ノードを強制的に“Ｉ（”又は“Ｌ”にして第
１．第２の承認信号を得るようにしたものである。
この発明においては、フリップフロップの２つの出力が
共に中間電位にな゛った時には、いずれか一方の出力ノ
ードが強制的に“Ｌ”又は“Ｈ”になるので、フリップ
フロップからの承認信号を正しく出力することができる
。
共に中間電位にな゛った時には、いずれか一方の出力ノ
ードが強制的に“Ｌ”又は“Ｈ”になるので、フリップ
フロップからの承認信号を正しく出力することができる
。
以下、この発明の実施例を図について説明する。
第１図はこの発明の第１の実施例によるアービタ回路を
示し、図において、ｌａ、ｌｂはＲＳフリップフロップ
を構成するＮＡＮＤゲートであり、ＮＡ、ＮＤゲートｌ
ａはＲＥＱ−ＡとＮＡＮＤゲー）１ｂの出力を入力とし
、ＮＡＮＤゲート１ｂはＲＥＱ−ＢとＮＡＮＤゲートｌ
ａの出力を入力としている。２はＮＡＮＤゲー）１ａ、
ｌｂの出力を入力とするＮＯＲゲート、３はＮＡＮＤゲ
ート１ｂの出力を接地電位にするためのスイッチング素
子、４ａ、４ｂは遅延回路である。
示し、図において、ｌａ、ｌｂはＲＳフリップフロップ
を構成するＮＡＮＤゲートであり、ＮＡ、ＮＤゲートｌ
ａはＲＥＱ−ＡとＮＡＮＤゲー）１ｂの出力を入力とし
、ＮＡＮＤゲート１ｂはＲＥＱ−ＢとＮＡＮＤゲートｌ
ａの出力を入力としている。２はＮＡＮＤゲー）１ａ、
ｌｂの出力を入力とするＮＯＲゲート、３はＮＡＮＤゲ
ート１ｂの出力を接地電位にするためのスイッチング素
子、４ａ、４ｂは遅延回路である。
次に動作について説明する。
一要求信号ＲＥＱ−ＡとＲＥＱ−Ｂが同時に発生されな
い場合は、従来技術の説明で示したように、ＮＡＮＤゲ
ートｌａ、ｌｂによって構成されるＲＳフリップフロッ
プは安定した状態を持ちＲＥＱ−Ａ、ＲＥＱ−Ｂの信号
に応じて、ＡＣＫ−Ａ。
い場合は、従来技術の説明で示したように、ＮＡＮＤゲ
ートｌａ、ｌｂによって構成されるＲＳフリップフロッ
プは安定した状態を持ちＲＥＱ−Ａ、ＲＥＱ−Ｂの信号
に応じて、ＡＣＫ−Ａ。
ＡＣＫ−Ｂを出力する。
次にＲＥＱ−ＡとＲＥＱ−Ｂが同時に変化した場合につ
いて説明する。第２図はＲＥＱ−ＡとＲＥＱ−Ｂが同時
に変化した場合の第１図の各ノードの電圧波形を示す。
いて説明する。第２図はＲＥＱ−ＡとＲＥＱ−Ｂが同時
に変化した場合の第１図の各ノードの電圧波形を示す。
以下、第２図に基づいて説明する。
時刻Ｔ、にＲＥＱ−ＡとＲＥＱ−Ｂが同時に変化し始め
たとする。それに従がってノードＡ、ノードＢはそれぞ
れ“Ｈ″から“Ｌ”へ変化しようとするが、途中でつり
合ってしまい中間電位となる。ＮＯＲゲート２の閾値を
この中間電位のレベルより少し高く設定しておけば、ノ
ードＡとノードＢが中間電位になった時点でノードＣが
“Ｈ”になり始める（時刻’ｒｔ ） 、ノードＣが“
Ｈ′″になるとトランジスタ３が導通し、ノードＢを接
地電位に落とす（時刻Ｔ、）、ノードＢが“Ｌ”になる
とノードＡは“Ｈ”になり、ノードＡが“Ｈ”になると
ノードＣは“Ｌｌになる（時刻Ｔ４）。
たとする。それに従がってノードＡ、ノードＢはそれぞ
れ“Ｈ″から“Ｌ”へ変化しようとするが、途中でつり
合ってしまい中間電位となる。ＮＯＲゲート２の閾値を
この中間電位のレベルより少し高く設定しておけば、ノ
ードＡとノードＢが中間電位になった時点でノードＣが
“Ｈ”になり始める（時刻’ｒｔ ） 、ノードＣが“
Ｈ′″になるとトランジスタ３が導通し、ノードＢを接
地電位に落とす（時刻Ｔ、）、ノードＢが“Ｌ”になる
とノードＡは“Ｈ”になり、ノードＡが“Ｈ”になると
ノードＣは“Ｌｌになる（時刻Ｔ４）。
ＡＣＫ−Ａ、ＡＣＫ−Ｂは、遅延回路４ａ、４ｂを通っ
ているので、ノードＡの電位変化は、遅延の中に隠れて
しまい、表には現れない。
ているので、ノードＡの電位変化は、遅延の中に隠れて
しまい、表には現れない。
このように、木筆１の実施例では、ノードＡ。
Ｂが中間電位になった時、トランジスタ３によりノード
Ｂの電位を強制的に“Ｌ”に落とすようにしたので、Ｒ
ＥＱ−ＡとＲＥＱ−Ｂが同時に活性化しても、ＡＣＫ−
Ａ、ＡＣＫ−Ｂを正常に出力することができる。
Ｂの電位を強制的に“Ｌ”に落とすようにしたので、Ｒ
ＥＱ−ＡとＲＥＱ−Ｂが同時に活性化しても、ＡＣＫ−
Ａ、ＡＣＫ−Ｂを正常に出力することができる。
第３図はこの発明の第２の実施例によるアービタ回路を
示す０本第２の実施例は、ＲＳフリップフロップを２入
力のＮＯＲゲー）ＩＣ，１ｄを用いて構成したものであ
る。図において、２ｂはＮＯＲゲー）ＩＣ，ｌｄからの
出力を２つの入力とするＮＡＮＤゲート、２Ｃはインバ
ータである。
示す０本第２の実施例は、ＲＳフリップフロップを２入
力のＮＯＲゲー）ＩＣ，１ｄを用いて構成したものであ
る。図において、２ｂはＮＯＲゲー）ＩＣ，ｌｄからの
出力を２つの入力とするＮＡＮＤゲート、２Ｃはインバ
ータである。
ＮＯＲゲートで構成されるＲＳフリップフロップは要求
信号がロウアクティブであり、承認信号は“Ｈ”になっ
た時に承認を示す。すなわち、ＩＴＱ−Ａ−” Ｌ”、
ＲＥＱ−Ｂ−“Ｈ”の時、ＡＣＫ−Ａ−“Ｈｌとなって
ＲＥＱ−Ａの承認を示し、ＲＥＱ−Ａ−Ｈ，ＲＥＱ−Ｂ
−”Ｌ”の時、ＡＣＫ−Ｂ−“Ｈ”となってＲＥＱ−Ｂ
の承認を示す。
信号がロウアクティブであり、承認信号は“Ｈ”になっ
た時に承認を示す。すなわち、ＩＴＱ−Ａ−” Ｌ”、
ＲＥＱ−Ｂ−“Ｈ”の時、ＡＣＫ−Ａ−“Ｈｌとなって
ＲＥＱ−Ａの承認を示し、ＲＥＱ−Ａ−Ｈ，ＲＥＱ−Ｂ
−”Ｌ”の時、ＡＣＫ−Ｂ−“Ｈ”となってＲＥＱ−Ｂ
の承認を示す。
このような木筆２の実施例でも、ＲＥＱ−ＡとＲＥＱ−
Ｂが同時に“Ｌ”になったとすると、ノードＤとノード
Ｅは共に“Ｈ″″になろうとし、ノ−ドＦが“Ｌ”とな
り、トランジスタ３がオンして、ノードＥを“Ｌ”に落
とす、こうして、ＡＣＫ−Ａが＠Ｈ′″となってＲＥＱ
−Ａが承認され、正常な出力を得ることができる。
Ｂが同時に“Ｌ”になったとすると、ノードＤとノード
Ｅは共に“Ｈ″″になろうとし、ノ−ドＦが“Ｌ”とな
り、トランジスタ３がオンして、ノードＥを“Ｌ”に落
とす、こうして、ＡＣＫ−Ａが＠Ｈ′″となってＲＥＱ
−Ａが承認され、正常な出力を得ることができる。
なお、上記第１．第２の実施例では、中間電位になった
ノードの片方をＩＩＩ Ｌ Ｉｌｌに落とすようにした
が、これは“Ｈ”にするようにしてもよく、同様の効果
を奏する。
ノードの片方をＩＩＩ Ｌ Ｉｌｌに落とすようにした
が、これは“Ｈ”にするようにしてもよく、同様の効果
を奏する。
以上のように、この発明のアービタ回路によれば、フリ
ップフロップの２つの出力が中間電位になった場合に、
これを検出し、一方の出力ノードを強制的に接地電位又
は電源電位にして第１．第２の承認信号を得るようにし
たので、要求信号が同時に活性化しても、競合裁定の処
理を行うことができる効果がある。
ップフロップの２つの出力が中間電位になった場合に、
これを検出し、一方の出力ノードを強制的に接地電位又
は電源電位にして第１．第２の承認信号を得るようにし
たので、要求信号が同時に活性化しても、競合裁定の処
理を行うことができる効果がある。
第１図はこの発明の第１の実施例によるアービタ回路を
示す回路図、第２図は該第１の実施例回路の動作を説明
するための波形図、第３図はこの発明の第２の実施例を
示すアービタ回路を示す回路図、第４図は従来のアービ
タ回路を示す回路図、第５図は該従来例のアービタ回路
の動作を説明するための波形図である。 図において、ｌａ、ｌｂ、２ｂはＮＡＮＤゲート、ｌｃ
、ｌｄｓ ２はＮＯＲゲート、３はスイッチング素子（
トランジスタ）、４ａ、４ｂは遅延回路である。 なお図中同一符号は同−又は相当部分を示す。
示す回路図、第２図は該第１の実施例回路の動作を説明
するための波形図、第３図はこの発明の第２の実施例を
示すアービタ回路を示す回路図、第４図は従来のアービ
タ回路を示す回路図、第５図は該従来例のアービタ回路
の動作を説明するための波形図である。 図において、ｌａ、ｌｂ、２ｂはＮＡＮＤゲート、ｌｃ
、ｌｄｓ ２はＮＯＲゲート、３はスイッチング素子（
トランジスタ）、４ａ、４ｂは遅延回路である。 なお図中同一符号は同−又は相当部分を示す。
Claims (3)
- （１）第１、第２の要求信号をそれぞれ一方入力とし、
第１、第２の承認信号をそれぞれ出力し、ＲＳフリップ
フロップを構成する第１、第２の２入力ゲート素子を備
えてなるアービタ回路において、 上記第１、第２の２入力ゲート素子の出力が共に中間電
位となったのを検出する検出素子と、該検出素子の出力
を受け、上記第１、第２の２入力ゲート素子の出力の内
いずれか一方を接地電位又は電源電位にクランプするス
イッチング素子と、 上記第１、第２の２入力ゲート素子の出力を、それぞれ
上記スイッチング素子によるクランプに要する時間以上
遅延させ、第１、第２の承認信号として出力する第１、
第２の遅延回路とを備えたことを特徴とするアービタ回
路。 - （２）上記第１、第２の２入力ゲート素子は、２入力Ｎ
ＡＮＤゲートであり、 上記検出素子は、２入力ＮＯＲゲートであることを特徴
とする特許請求の範囲第１項記載のアービタ回路。 - （３）上記第１、第２の２入力ゲート素子は、２入力Ｎ
ＯＲゲートであり、 上記検出素子は、２入力ＮＡＮＤゲートであることを特
徴とする特許請求の範囲第１項記載のアービタ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62292831A JPH073940B2 (ja) | 1987-11-19 | 1987-11-19 | アービタ回路 |
| US07/286,921 US4962379A (en) | 1987-11-19 | 1988-11-18 | Arbiter circuit for processing concurrent requests for access to shared resources |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62292831A JPH073940B2 (ja) | 1987-11-19 | 1987-11-19 | アービタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01134558A true JPH01134558A (ja) | 1989-05-26 |
| JPH073940B2 JPH073940B2 (ja) | 1995-01-18 |
Family
ID=17786917
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62292831A Expired - Lifetime JPH073940B2 (ja) | 1987-11-19 | 1987-11-19 | アービタ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4962379A (ja) |
| JP (1) | JPH073940B2 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02242469A (ja) * | 1989-03-16 | 1990-09-26 | Fujitsu Ltd | 対向装置監視方式 |
| US5263171A (en) * | 1990-03-27 | 1993-11-16 | Cybex Corporation | Device for interfacing two keyboards to one computer and for automatically connecting the active keyboard to the computer |
| US5218552A (en) * | 1990-07-30 | 1993-06-08 | Smart House, L.P. | Control apparatus for use in a dwelling |
| US5175731A (en) * | 1990-12-11 | 1992-12-29 | International Business Machines Corporation | Arbitration circuit for a multimedia system |
| US5341052A (en) * | 1991-12-04 | 1994-08-23 | North American Philips Corporation | Arbiter with test capability and associated testing method |
| DE69224427T2 (de) * | 1991-12-04 | 1998-08-13 | Koninkl Philips Electronics Nv | Arbiter mit einem unter Prioritätskonfliktskontrolle veränderlichen direkten Signal |
| ATE150881T1 (de) * | 1992-01-29 | 1997-04-15 | Siemens Nixdorf Inf Syst | Ein-/ausgabesystem für datenverarbeitungsanlagen |
| JP2716911B2 (ja) * | 1992-06-05 | 1998-02-18 | 三菱電機株式会社 | 優先順位選択回路 |
| IE922761A1 (en) * | 1992-10-21 | 1994-05-04 | Digital Equipment Internat Ltd | Port controller |
| US5713025A (en) * | 1993-10-21 | 1998-01-27 | Sun Microsystems, Inc. | Asynchronous arbiter using multiple arbiter elements to enhance speed |
| US5875339A (en) * | 1993-10-21 | 1999-02-23 | Sun Microsystems, Inc. | Asynchronous arbiter using multiple arbiter elements to enhance speed |
| US5541582A (en) * | 1994-01-13 | 1996-07-30 | Datascape, Inc. | Apparatus for data communication switching |
| FR2797971A1 (fr) * | 1999-08-31 | 2001-03-02 | Koninkl Philips Electronics Nv | Acces a une ressource collective |
| JP2002092738A (ja) * | 2000-09-19 | 2002-03-29 | Matsushita Electric Ind Co Ltd | キャッシュドロア制御装置及びキャッシュドロア制御方法 |
| CN109547011B (zh) * | 2017-09-22 | 2022-11-29 | 智原科技股份有限公司 | 仲裁电路 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3824409A (en) * | 1972-06-12 | 1974-07-16 | Massachusetts Inst Technology | Arbiter circuits |
| US4249093A (en) * | 1978-09-06 | 1981-02-03 | Lockheed Electronics Co., Inc. | Multiple request arbitration circuit |
| US4314164A (en) * | 1979-11-05 | 1982-02-02 | Gte Automatic Electric Labs Inc. | Computer channel access circuit for multiple input-output devices |
| US4339808A (en) * | 1980-03-04 | 1982-07-13 | Motorola, Inc. | Asynchronous event prioritizing circuit |
| US4423384A (en) * | 1981-12-21 | 1983-12-27 | Motorola, Inc. | Asynchronous multi-port arbiter |
| US4612542A (en) * | 1984-12-20 | 1986-09-16 | Honeywell Inc. | Apparatus for arbitrating between a plurality of requestor elements |
| US4815039A (en) * | 1988-01-11 | 1989-03-21 | Texas Instruments Incorporated | Fast real-time arbiter |
-
1987
- 1987-11-19 JP JP62292831A patent/JPH073940B2/ja not_active Expired - Lifetime
-
1988
- 1988-11-18 US US07/286,921 patent/US4962379A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US4962379A (en) | 1990-10-09 |
| JPH073940B2 (ja) | 1995-01-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH01134558A (ja) | アービタ回路 | |
| JP2532135B2 (ja) | 高速度低ピンカウントバスインタ―フェイス | |
| US4611297A (en) | Bus grant circuit | |
| JP2569790B2 (ja) | アービタ回路 | |
| US4829515A (en) | High performance low pin count bus interface | |
| US6498513B1 (en) | Metastability recovery circuit | |
| JPH07152586A (ja) | 循環優先順位エンコーダ | |
| JPH01134557A (ja) | アービタ回路 | |
| JP2508039B2 (ja) | ア−ビタ回路 | |
| US6515517B1 (en) | Discriminator circuit | |
| JPH05289987A (ja) | バス権調停回路 | |
| JPS63101948A (ja) | デ−タ処理装置 | |
| JPH11203253A (ja) | 共有資源排他アクセス制御方式 | |
| JPS59177628A (ja) | バス制御回路 | |
| JPH0358261A (ja) | アービタ回路 | |
| JP2993795B2 (ja) | バス調停回路 | |
| US6826642B1 (en) | Method and apparatus for the use of discriminators for priority arbitration | |
| KR0176655B1 (ko) | 멀티 프로세서 사이 중재회로 | |
| KR900000606B1 (ko) | 라운드-로빈 방식에 의한 우선처리 회로 | |
| KR910007648B1 (ko) | 고성능 로우핀 카운트버스 인터페이스 | |
| JPH04250553A (ja) | プログラマブルコントローラ | |
| JPH03137754A (ja) | 共有メモリのアクセス制御方式 | |
| JPH01193959A (ja) | 共通バス調停回路 | |
| JPS6246017B2 (ja) | ||
| JPH02259956A (ja) | 多重アクセス調停回路 |