JPH0635998B2 - キャプチャ装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロコンピュータによるパルス幅，パルス
間隔などを計測するためのキャプチャ装置に関する。

〔従来の技術〕

従来、パルス幅やパルス間隔は所定のカウントクロック
を計数するタイマカウンタを用いて行なっており、計測
すべきパルス入力数が増えた場合にはそれに対応してタ
イマカウンタの数を増加して計測を行なっている。しか
しながら、かかる方式によれば、パルス入力数が増える
とハードウェア負担が非常に大きくなり、応用システム
のコスト高を招くことになる。

そこで最近では、パルス入力数が増えてもタイマカウン
タを１つのみとして共通に使用し、且つパルス入力数に
応じた数のタイマカウンタ値をラッチするレジスタを設
定することにより、パルス幅やパルス間隔などの計測を
行なうキヤプチャ装置を用いたシステムが考えられてい
る。以下、この従来のキャプチャ装置を用いた計測シス
テムおよびその動作を第５図乃至第８図を用いて説明す
る。

第５図は従来の計測システムのブロック構成図である。

第５図に示すように、かかる計測システムはパルス入力
端子６〜９からのパルスを計測するキャプチャ装置１′
と、キャプチャ装置１′に接続されたキャプチャ割込要
求信号線１０，１２，１４，１６を介して送出されるキ
ャプチャ割込要求に基づき計測結果を演算するＣＰＵ２
と、ＣＰＵ２が実行するプログラムを記憶するＲＯＭ４
と、演算時に一時的にデータを記憶するＲＡＭ５および
それらを接続するバス３とから構成されている。このキ
ャプチャ装置１′はパルス入力端子６〜９に印加される
パルスを入力し、このパルス入力に応じてタイマカウン
タ値をラッチしたことを示すキャプチャ割込み要求を信
号線１０，１２，１４，１６を介してＣＰＵ２に出力す
る。

次に、第６図は従来のキャプチャ装置の一例を説明する
ための詳細回路図である。

第６図に示すように、キャプチャ装置は所定のクロック
をカウントするタイマカウンタ１８と、パルス入力端子
６〜９に印加されたパルスの立上りエッジを検出するエ
ッジ検出回路１９，２３，２７，３１と、それぞれのエ
ッジ検出回路１９，２３，２７，３１が入力パルスのエ
ッジを検出したときにタイマカウンタ１８の値を取り込
むキャプチャレジスタ２０，２４，２８，３２と、バス
３およびタイマカウンタ１８間のデータの送受を行うオ
ーバーフローフラグ４１とから構成されている。このタ
イマカウンタ１８がフルカウントすると、ＣＰＵ２（第
５図参照）がプログラム処理によりリード，ライト可能
なオーバーフローフラグ４１をセットする。次に、キャ
プチャレジスタ２０，２４，２８，３２はタイマカウン
タ１８の値を取り込んだときに、それぞれに対応するキ
ャプチャ割り込み情報をキャプチャ割込信号線１０，１
２，１４，１６を介してＣＰＵ２に対して出力する。

次に、かかる構成のキャプチャ装置を用いた従来の計測
システム、特にパルス間隔計測のプログラム処理を第５
図乃至第７図を参照して説明する。

第７図は第６図に示すキャプチャ装置の動作を説明する
ためのタイミング図である。

第７図に示すように、このタイミング図はタイマカウン
タの値に対するパルス入力の三つのケース〔(1)〜(3)〕
を表わしている。

まず、パルス入力端子６に図中(1)に示すようなパルス
が入力されると、エッジ検出回路１９はパルスの立上り
を検出し、Ｔ１タイミングでキャプチャレジスタ２０に
タイマカウンタ１８の値を取込みラッチする。このラッ
チと同時にキャプチャ割込み要求信号線１０がアクティ
ブになるのでＣＰＵ２は割込み要求を受付け、ＲＯＭ４
に記憶されている割込み処理プログラムを起動するとと
もに、次のパルス入力の立上りに備えてキャプチャレジ
スタ２０の値をバス３を介してＲＡＭ５へ転送し且つ一
時的に記憶する。次に、パルス入力端子６からのパルス
が立上るＴ３タイミングでも同様のラッチ動作が行なわ
れ、ＣＰＵ２は割込み処理プログラムによりキャプチャ
レジスタ２０の値からＲＡＭ５上に記憶してある前回の
ラッチデータを減算する。この処理によりパルス入力端
子６に印加されるパルスの間隔｛Ｔ１からＴ３タイミン
グまでの間隔：図中(a)｝を計測することができる。

一方、タイマカウンタ１８はフルカウントを繰返すフリ
ーランニング状態で動作を行なっているためオーバーフ
ローが発生するので、例えばＴ４タイミングでオーバー
フローフラグ４１にこれをセットする。

次に、図中(2)，(3)に示すように、入力されるパルス間
隔の間でタイマカウンタ１８がオーバーフローしたとき
の処理を説明する。

まず、図中(2)に示す場合では、Ｔ５タイミングでラッ
チした値からＴ２タイミングでラッチした値を減算する
ことにより、正しいパルス間隔（図中(b)）を計測する
ことができる。また、図中(3)に示す場合では、キャプ
チャレジスタ２０はタイマカウンタ１８と同じビット幅
のためＴ６タイミングでラッチした値からＴ１タイミン
グでラッチした値を減算し、さらにタイマカウンタ１８
のオーバーフロー周期分の時間を加えて補正することに
より、正しいパルス間隔（図中(c)）を得ることができ
る。

以上に示したように、キャプチャレジスタを用いて演算
処理を行ないパルス間隔を計測するには、前のタイミン
グでラッチした値をCAPAとし且つ後のタイミングでラッ
チした値をCAPBとすると、パルス間隔はオーバーフロー
が発生したか否かにより以下のように処理を区別する必
要がある。

計測するパルスの間隔中にオーバーフローが発生しな
い場合 （図中(1)の場合） パルス間隔＝CAPB−CAPA 計測するパルスの間隔中にオーバーフローが発生した
場合 CAPB＜CAPA（図中(2)の場合） パルス間隔＝CAPB−CAPA CAPB≧CAPA（図中(3)の場合） パルス間隔＝CAPB−CAPA＋タイマカウンタ１８のオーバ
ーフロー周期 このように、従来のパルス計測においては前記処理によ
りタイマカウンタ１８のオーバーフロー周期の最大２倍
までのパルス間隔を計測することができる。ところが、
前記処理は１本のパルス入力について注目して処理を示
したが、実際には第６図に示すように４本のキャプチャ
レジスタについて同一のタイマカウンタ１８とオーバー
フローフラグ４１を用いてプログラム処理を行なう必要
がある。

次に、第８図は第６図に示すキャプチャ装置の動作を説
明するための複数種類のパルスのパルス間隔を同時に計
測する処理を示すタイミング図である。

第８図に示すように、Ｔ４タイミングにてキャプチャ割
込み要求信号線１２からのキャプチャ割込みが発生した
ときのソフトウェア処理を表わす。このキャプチャ割込
み１２に対する割込み処理プログラムでは、まず前回に
ラッチしたＴ２タイミングからＴ４タイミングまでにタ
イマカウンタ18がオーバーフローしたかを否かを検出す
るためオーバーフローフラグ４１に対しバス３を介して
読み込み且つ読み込んだものをテストするとともに、次
のオーバーフローに備えてオーバーフローフラグ４１に
０を書き込みリセットしておく。その後、キャプチャ装
置１′のキャプチャ値から図中(a)で示されるパルス間
隔を減算処理により求める。

一方、他のパルス入力端子７に印加されるパルスはＴ５
タイミングで立上るため、キャプチャレジスタ２４にＴ
５タイミングにおけるタイマカウンタ１８の値をラッチ
するので、キャプチャ割込み要求１２がアクティブにな
る。この割込み処理では、前回ラッチ動作を行なったＴ
１タイミングからＴ５タイミングまでの間にタイマカウ
ンタ１８がオーバーフローしているにもかかわらず、す
でに、Ｔ４タイミングにおける割込み処理でリセットさ
れているため、プログラム処理ではオーバーフローの発
生がなしと判断し、パルス間隔として図中(c)を計測結
果とし、正しいパルス間隔（図中(b)）との間にタイマ
カウンタ１８がオーバーフローする一周期分の誤差を発
生してしまうという致命的な問題が起きる。通常、パル
ス計測した結果から応用システムに接続されているモー
タなどの印加すべき電圧を制御するため、パルス間隔計
測を誤まることは応用システムが正常動作しないことを
意味し大きな問題となる。

〔発明が解決しようとする課題〕

上述した従来のキャプチャ装置においては、タイマカウ
ンタがオーバーフローした際の補正を正しく行えないと
いう欠点がある。

〔課題を解決するための手段〕

本発明のキャプチャ装置は、所定のクロックを計数する
タイマカウンタと、前記タイマカウンタ出力を所定のト
リガ信号入力によりラッチする複数のキャプチャレジス
タと、前記キャプチャレジスタに対応して設けられ、所
定のクリア信号によりリセットされ且つ前記タイマカウ
ンタのオーバーフロー信号によりセットされる第一のラ
ッチ手段と、前記クリア信号によりリセットされ且つ前
記トリガ信号により前記第一のラッチ手段の出力をそれ
ぞれ書き込む第二のラッチ手段とを備えて構成される。

〔実施例〕

次に、本発明の実施例を図面を参照して説明する。

第１図は本発明のキャプチ装置を用いたパルス計測シス
テムのブロック構成図である。

第１図に示すように、かかるパルス計測システムは４つ
のパルスを入力し計測するキャプチャ装置１と、この計
測結果を演算するＣＰＵ２と、ＣＰＵ２が実行するプロ
グラムを記憶するＲＯＭ４と、ＣＰＵ２の演算時に一時
的にデータを記憶するＲＡＭ５およびこれらの各装置間
の情報受授のために接続されたバス３とから構成されて
いる。キャプチャ装置１はパルス入力端子６〜９に印加
されるパルスを入力し、パルス入力に応じたラッチ動作
を行ったことを示すキャプチャ割込み要求信号線１０，
１２，１４，１６からの割り込み要求信号をＣＰＵ２に
対して出力する。また、キャプチャ装置１には、オーバ
ーフローを示すフラグをクリアするためのクリア信号を
ＣＰＵ２から受信するクリア信号線１１，１３，１５，
１７が設けられている。

第２図は本発明の第一の実施例を説明するための第１図
に示すキャプチャ装置の詳細回路図である。

第２図に示すように、かかるキャプチャ装置１は所定の
クロックをカウントするタイマカウンタ１８と、パルス
入力端子６〜９に印加されたそれぞれのパルスのエッジ
を検出するエッジ検出回路１９，２３，２７，３１と、
このエッジ検出回路がエッジを検出したときにタイマカ
ウンタ１８の出力を読み取りラッチするキャプチャレジ
スタ２０，２４，２８，３２と、各キャプチャレジスタ
２０，２４，２８，３２に対応して設けられ、しかも第
一のラッチ手段を構成するためにタイマカウンタ１８か
らのオーバーフロー信号１８Ａによりセットされ且つＣ
ＰＵ２からのクリア信号線１１，１３，１５，１７によ
るクリア信号でリセットされるセット・リセットフロッ
プフロップ（以下、SRF/Fと称す）２１，２５，２９，
３３と、第二のラッチ手段を構成するためにこれらSRF/
Fの各出力をそれぞれデータ入力とし対応するエッジ検
出回路１９，２３，２７，３１からの出力信号でSRF/F
２１，２５，２９，３３の各レベルをラッチする一方、
ＣＰＵ２からのクリア信号線１１，１３，１５，１７に
よるクリア信号でリセットされるＤラッチ構成のオーバ
ーフローフラグ２２，２６，３０，３４とを含んで構成
される。

次に、このキャプチャ装置１におけるキャプチャレジス
タ２０，２４，２８，３２とSRF/F２２，２６，３０，
３４およびオーバーフローフラグ２２，２６，３０，３
４の動作について、第２図および第３図を参照して説明
するが、個々の動作は等しいので代表してパルス入力端
子６および７に印加されるパルス間隔を計測する場合の
動作を説明する。

第３図に示すように、ここではSRF/F２１とＤラッチ２
２とはＴ_０タイミングであらかじめクリアされているも
のとする。まず、Ｔ１タイミングでパルス入力端子６に
パルスが入力されると、エッジ検出回路１９はパルスの
立上りエッジを検出し、その時のタイマカウンタ１８出
力をキャプチャレジスタ２０にラッチする。また、同時
にSRF/F２１のレベルがオーバーフローフラグ２２にラ
ッチされ、キャプチャ割込み要求１０がアクティブにな
る。かかるエッジ検出回路１９が立上りエッジを検出す
る前のタイミングでタイマカウンタ１８がオーバーフロ
ー信号１８Ａを発生しているとSRF/F２１はセットされ
ているので、Ｔ２タイミングではタイマカウンタ１８の
値がキャプチャレジスタ２０にラッチされると同時にオ
ーバーフローフラグ２２がセットされる。従って、キャ
プチャ割込み要求１０がアクティブになるとＣＰＵ２は
ＲＯＭ４にあらかじめ格納された割込処理みプログラム
を実行し、オーバーフローフラグ２２の状態をバス３を
介して読み込む。次に、この読み込んだ状態のテストを
行なった後にＴ３タイミングでクリア信号１１をアクテ
ィブにしてＳＲＦ／Ｆ21とオーバーフローフラグ２２と
を共にリセットする。この処理プログラムではＲＡＭ５
に記憶されている前回にキャプチャした値と、キャプチ
ャレジスタ２０の値およびオーバーフローフラグ２２の
状態とからパルス間隔を正しく計測することができる。

また、図中(2)に示す他のパルス入力端子７にパルス入
力が行なわれた場合でも、同様にエッジ検出回路２３に
よりタイマカウンタ１８の値をキャプチャレジスタ２４
に取り込みラッチすることになるが、本発明ではキャプ
チャレジスタ毎にオーバーフローフラグを有しているの
で、キャプチャ割込み要求１０による割込み処理により
オーバーフローフラグ２６がリセットされることはな
い。従って、キャプチャ割込み要求１２により起動され
る割込み処理プログラムではオーバーフローフラグ２６
を読み込むことで正しいパルス間隔を計測することがで
きる。尚、SRF/F２５およびオーバーフローフラグ２６
のクリヤに関しては前述と同様にクリヤ信号１３により
行われる。

次に、第４図は本発明の第二の実施例を説明するための
キャプチャ装置の詳細回路図である。

第４図に示すように、このキャプチャ装置は、前述した
第一の実施例がSRF/F２１，２５，２９，３３およびオ
ーバーフローフラグ２２，２６，３０，３４をそれぞれ
対応するクリア信号１１，１３，１５，１７によりクリ
アしていたものを、バス３上のデータによりSRF/Fおよ
びオーバーフローフラグをクリアする例である。尚、SR
F/F２１，２５，２９，３３およびオーバーフローフラ
グ２２，２６，３０，３４のクリア動作以外の動作は前
述した第一の実施例に等しいので、ここではクリア動作
のみを説明する。

まず、SRF/F２１のリセット入力およびオーバーフロー
フラグ２２のクリア入力はバス３のビット０に接続され
ている。以下、同様にSRF/F２５，オーバーフローフラ
グ２６はビット１に、SRF/F２９，オーバーフローフラ
グ３０はビット２に、SRF/F３３，オーバーフローフラ
グ３４はビット３にそれぞれ接続されている。従って、
ＣＰＵ２はキャプチャ割込み要求１０，１２，１４，１
６を受付けると、対応するオーバーフローフラグ２２，
２６，３０，３４を読み出しテストする。このテストを
行った後、バス３にリセットしたいSRF/Fとオーバーフ
ローフラグに対応するビットを０に設定したデータを出
力すると同時に、ライト信号４０をハイレベルとする。
ここでは、バス３上のデータはビット０のみが０，他の
ビットが１とすると、インバータ３９の出力はロウレベ
ルとなり、またバス３上のビット０のデータが０である
ので、ノアゲート３５のみの出力がハイレベルとなり、
オーバーフローフラグ２２およびSRF/F２１がクリアさ
れる。すなわち、他のSRF/Fおよびオーバーフローフラ
グはバス３上のデータが１であるのでクリアされること
はない。

尚、上述したように、第一および第二の実施例を用いた
パルス計測装置ではキャプチャレジスタの本数は４本で
示したが、本数が更に増加しても本発明は同様に有効で
ある。

〔発明の効果〕

以上説明したように、本発明のキャプチャ装置はフリー
ランニング動作を行なうタイマカウンタとこのカウンタ
に接続した複数のキャプチャレジスタとこのキャプチャ
レジスタ毎に設けたカウンタのオーバーフローフラグ手
段とを有することにより、タイマカウンタがオーバーフ
ローした際の計測データの補正を容易に行なうことがで
きるという効果がある。

【図面の簡単な説明】

第１図は本発明のキャプチャ装置を用いたパルス計測シ
ステムのブロック構成図、第２図は本発明の第一の実施
例を説明するためのキャプチャ装置の詳細回路図、第３
図は第２図に示すキャプチャ装置の動作を説明するため
のタイミング図、第４図は本発明の第二の実施例を説明
するためのキャプチャ装置の詳細回路図、第５図は従来
のパルス計測システムのブロック構成図、第６図は従来
の一例を説明するためのキャプチャ装置の詳細回路図、
第７図および第８図は共に第６図に示す従来のキャプチ
ャ装置の動作を説明するためのタイミング図である。 １……キャプチャ装置、２……ＣＰＵ、３……バス、４
……ＲＯＭ、５……ＲＡＭ、６〜９……パルス入力端
子、１０，１２，１４，１６……キャプチャ割込み要求
信号線、１１，１３，１５，１７……クリア信号線、１
８……タイマカウンタ、１９，２３，２７，３１……エ
ッジ検出回路、２０，２４，２８，３２……キャプチャ
レジスタ、２１，２５，２９，３３……セット・リセッ
トフリップフロップ（SRF/F）、２２，２６，３０，３
４……オーバーフローフラグ、３５〜３８……ノアゲー
ト、３９……インバータ、４０……ライト信号線。

Claims (1)

【特許請求の範囲】
1. 【請求項１】所定のクロックを計数するタイマカウンタ
   と、前記タイマカウンタ出力を所定のトリガ信号入力に
   よりラッチする複数のキャプチャレジスタと、前記キャ
   プチャレジスタに対応して設けられ、所定のクリア信号
   によりリセットされ且つ前記タイマカウンタのオーバー
   フロー信号によりセットされる第一のラッチ手段と、前
   記クリア信号によりリセットされ且つ前記トリガ信号に
   より前記第一のラッチ手段の出力をそれぞれ書き込む第
   二のラッチ手段とを備えたことを特徴とするキャプチャ
   装置。