JPH01304369A

JPH01304369A - キャプチャ装置

Info

Publication number: JPH01304369A
Application number: JP13586888A
Authority: JP
Inventors: Osamu Matsushima; 修松嶋
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1988-06-01
Filing date: 1988-06-01
Publication date: 1989-12-07
Anticipated expiration: 2009-05-11
Also published as: JPH0635998B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の第１」用分野」本発明はマイクロコンビーータによるパルス幅。

パルス間隔などを計測するだめのキャプチャ装置に関１
゛る。

〔従来の技術」従来、パルス幅ヤハルス間隔は所定のカウントクロック
を計数するタイマカウンタを用いて行なっており、計測
すべきパルス入力数が増えた場合にはそれに対応し℃タ
イマカウンタの数を増力口して計測を行なっている。し
り・シながら、かかる方式によれば、パルス入力数が増
えるとハードウェア負担が非常に大きくなり、応用／ス
テムのコスト高を招くことになる。

そこで最近では、パルス入力数が増えてもタイマカウン
タを１つのみとして共通に使用し、且つパルス入力数に
応じた数のメイマカウンタ値をラッチするレジスタを設
定することにより、パルス幅やパルスＬ口ｊ隔などの計
測を行なうキャプチャ装置を用いたシステムが考えられ
ている。以下、この従来のキャプチャ装置を用いた針側
システムおよびその動作を第５区乃至第８図を用いて説
明する。

第５図は従来の計測／ステムのブロック構成図である。

第５図に示すように、かかる計測システムはパルス入力
端子６〜９からのパルスを計測するキャプチャ装置１′
と、キャプチャ装置１′に接続されたキャブチャ割込要
求信号線１０．１２．１４゜１６を介して送出されるキ
ャプチャ割込要求に基づき計測結果を演算するＣ　Ｉ）
　Ｕ　２と、ＣＰＵ２が実行するグログラムを記憶する
ＲＯＭ４と、演算時に一時的にデータを記憶するＲＡＭ
５およびそれらを接続するバス３とから構成されている
。このキャプチャ装置１′はパルス入力端子６〜９に印
加されるパルスを入力し、このパルス入力に応じてタイ
マ力クンタ値をラッチしたことを示すキャブチャ割込み
要求を信号線１０．１２，１４゜１６を介してＣＰＵ２
に出力する。

次に、第６図は従来のキャプチャ装置の一例を説明する
ための詳細回路図である。

第６図に示すように、キャプチャ装置は所定のクロック
をカウントするタイマカウンタ１８と、パルス入力端子
６〜９に印加されたノくバスの立上りエツジを検出する
エツジ検出回路１９．２３゜２７．３１と、それぞれの
エツジ検出回路１９゜２３．２７．３１が入力パルスの
エツジを検出したときに夕・イマカウンタ１８の値を取
シ込むキャプチャレジスタ２０．２４．２８．３２と、
ノくス３およびタイマカウンタ１８間のデータの送受を
行つオーバーフロー７ラグ４１とから構成されている。

このタイマ力つ７タ１８がフルカウントすると、ＣＰ　
Ｕ　２　（第り図＃照）がグログラム処理によりリード
、ライト可能７ヨオーバーフローフラグ４１をセットす
る。次に、キャプチャレジスタ２０．２４．２８．３２
はタイマカウンタ１８の値を取り込んだときに、それぞ
れに対応するキャブチャ割り込み情報をキャプチャ割込
信号線１０゜１２．１４．１６を介してＣＰＵ２に対し
て出力する。

次に、かかる構成のキャプチャ装置を用いた従来の１ｔ
ｆＡ’ｌ　システム、特にパルス間隔計測のグログラム
処理を第５図乃至第７図を参照して説明する。

第７図は第６図に示すキャプチャ装置の動作を説明する
ためのタイミング図である。

第７図に示すように、このタイミング図はタイマカウン
タの値に対するパルス入力の三つのケース〔（１）〜（
３）〕を表わしている。

まず、パルス入力端子６に図中（１）に示すようなパル
スが入力されると、エツジ検出回路１９はパルスの立上
シを検出し、ＴＩタイミングでキャプチャＶ）スタ２０
にタイマカウンタ１８の値を取込みラッチする。このラ
ッチと同時にキャブチャ割込み要求信号線１０がアクテ
ィブになるのでＣＰｕ２は割込み要求を受付け、几ＯＭ
４に記憶されている割込み処理グログラムを起動すると
ともに、次のパルス入力の立上りに備えてキャプチャレ
ジスタ２０の値をバス３を介してＲ，ＡＭ　５へ転送し
且つ一時的に記憶する。次に、パルス入力端子６からの
パルスが立上るＴ３タイミングでも同様のラッチ動作が
行なわれ、ＣＰＵ２は割込み処理プログラムによりキャ
グチャレンスタ２０の値から几ＡＭ５上に記憶しである
前回のラッチデー゛りを減算する。この処理によりパル
ス入力端子６に印加されるパルスの間隔（ＴｌからＴ３
タイミング１での間隔二図中（ａ））を計６１１」する
ことができる。

一力、タイマカウンタ１８はフルカウントを繰返すフリ
ーランニング伏態で動作を行なっているためオーバーフ
ローが発生するので、例えばＴ４タイミングでオーバー
フローフラグ４１にこれをセットする。

次に、図中（２）、　（３）に示すように、入力される
パルス間隔の間でタイマカウンタ１８がオーバーフロー
したときの処理を説明する。

まず、図中（２）に示す場付では、Ｔ５タイミングでラ
ッチした値からＴ２タイミングでラッチした値を減算す
ることにより、正しいパルス間隔（図中（ｂ））を計測
することができる。また、図中（３）に示す場合では、
キャプチャレジスタ２０はタイマカウンタ１８と同じビ
ット幅のためＴ６タイミングでラッチした値からＴＩタ
イミングでラッチした値を減算し、さらにタイマカウン
タ１８のオーバーフロー周期分の局間を加えて補正する
ことにより、正しいパルス間隔（図中（Ｃ））を得るこ
とかできる。

以上に示したように、キャプチャレジスタヲ用いて演算
処理を行ないパルス間隔を計測するには、前のタイミン
グでラッチした値をＣＡＰＡとし且つ後のタイミングで
ラッチした値をＣＡＬ）Ｂとすると、パルス間隔はオー
バーフローが発生したか否かにより以下のように処理を
区別する必要がある。

■計測するパルスの間隔中にオーバーフローが発生しな
い場合（図Ｉ：Ｐ（１）の場合）パルス間隔＝ＣＡＰＢ−ＣＡＰＡ ■計測するパルスの間隔中にオーバーフローが発生した
場合ＣＡＰＢ（ＣＡＰＡ（図中（２）の場合）パルス間隔＝
ＣＡＰＢ−ＣＡＰＡＣＡＰＢンＣＡＰＡ（図中（３）の場合）パルス間隔＝
ＣＡＰＢ−ＣＡＰＡ十タイマカフ　− ウンタ１８のオーバーフロー周期このように、従来のパルス計測におい又は前記処理によ
りタイマカウンタ１８０オーバーフロー周期の最大２倍
までのパルスｌｌＪ〕隔を計測することができる。とこ
ろが、前記処理は１本のパルス入力について注目して処
理を示したが、実際には第６図に示すように４本のキャ
プチャレジスタについて同一のタイマカウンタ１８とオ
ーバーフローフラグ４１を用いてグログラム処理を行な
う必要がある。

次に、第８図は第６図に示すキャプチャ装置の動作を説
明するための複数株類のパルスのパルス１１５隔を同時
に計測］する処理を示すタイミング図である。

第８図に示すように、Ｔ４タイミングにてキャブチャ割
込み安来信号線１２からのキャブチャ割込みが発生した
ときのソフトワエア処理を表わす。

このキャブチャ割込み１２に対する割込み処理プログラ
ムでは、まず前回にラッチしたＴ２タイミングからＴ４
タイミングまでにタイマカウンタ１８がオーバーフロー
したかを否かを検出するためオーバーフローフラグ４１
　Ｋ対しバス３を介して杭み込み且っ抗み込んたものを
テスト−ｆるとともに、次ノ、、ｌ−−／＜−フローに
圃えてオーバーフローフラグ４１に０をｉｆｆ込みりて
ツトしておく。その後、キャン”ナヤ装置１′のキャブ
チャ蝕ハ）ら図中（ａ）で示されるパルス間隔を減算処
４！により求める。

−刀、他のパルス入力端子７に印〃目されるパルスは′
Ｐ５タイミングで立上るため、キャプチャレジスタ２４
に′ｖ５タイミノグにおけるタイマカウンタ１８の値乞
ラッチするので、キャグナヤ割込み＊′＄１２かアクテ
ィブになる。この割込み処理では、前回フッテ動作ケ行
なったＴ１タイミングからＴ５タイミノグ筐での間にタ
イマカウンタ１８がオーバーフローしているにもＤ）か
わらず、すでに、Ｔ４タイミングにおける割込み処理で
リセットされているため、グログラム処理ではオーバー
フローの発生がなしと判断し、パルス間隔として図中（
Ｃ）を計測結果とし、正しいパルス間隔（図中（ｂ）　
）との間にタイマカウンタ１８がオーバーフロ−する一
周期分の勝差を発生してしまうという致命的な問題が起
きる。通常、パルス計測した結果から応用ンスデムに接
続されているモータなどの印加すべき電圧を制隣するた
め、パルス間隔計測を誤まることは応用／ステムが正常
動作しないことを意味し大きな問題となる。

〔発明が解決しようとする課題Ｊ上述した従来のキャプチャ装置においてｉは、タイマカ
ウンタがオーバーフローした際の補正を正しく行えない
という欠点がある。

〔課題を解決するための＋段〕

本発明のキャプチャ装置は、所定のクロックを計数する
タイマカウンタと、前記タイマ力ワンタ出力を所定のト
リガ信号入力によりラッチする複数のキャプチャレジス
タと、前記キャプチャレジスタに対応して設けられ、所
定のクリア信号によりリセットされ且つ前記タイマカウ
ンタのオーバーフロー信号によりセットされる第一のラ
ッチ手段と、前記クリア信号により　１）セットサれ且
つ前記トリガ信号により前記第一のラッチ手段の出力を
それぞれ書き込む第二のラッチ手段とを備えて構成され
る。

〔実施例〕

次に、本発明の実施例を図面を参照して説明する０第１図は本発明のキャグチ装置を用いたパルス計測／ス
テムのブロック構成図である。

第１図に示すように、かかるパルス計測システムは４つ
のパルスを入力し計測するキャプチャ装置１と、この計
測結果を演算するＣＰＵ２と、ＣＰＵ２が実行スるプロ
グラムを記憶するＲＯＭ４と、ＣＰＵ２の演算時に一時
的にデータを記憶するＲＡＭ５およびこれらの各装置間
の情報受授のために接続されたバス３とから構成されて
いる。

キャプチャ装置１はパルス入力端子６〜９に印加される
パルスを入力し、パルス入力に応じたラッチ動作を行っ
たことを示すキャプチャ割込み要求信号線１０．１２．
１４．１６からの割シ込み安来信号をＣＰＵ２に対して
出力する。また、キャプチャ装置ｌＫは、オーバーフロ
ーを示すフラグをクリアするためのクリア信号をＣＰ　
Ｕ　２から受信するクリア信号線１１．１３．１５．１
７が設けられている。

第２図は本発明の第一の実施例を説明するための第１図
に示すキャプチャ装置の詳細回路図である。

第２図に示すように、かかるキャプチャ装置１は所定の
クロックをカウントするタイマカウンタ１８と、パルス
入力端子６〜９に印加されたそれぞれのパルスのエツジ
を検出するエツジ検出回路１９．２３，２７．３１と、
このエツジ検出回路がエツジを検出したときにタイマカ
ウンタ１８の出力を読み取シシッチするキャプチャレジ
スタ≠２０．２４．２８．３２と、各キャプチャレジス
タ２０．２４．２８．３２に対応して設けられ、しかも
第一のラッチ手段を構成するためにタイマカウンタ１８
からのオーバーフロー信号１８Ａによりセットされ且つ
ＣＰＵ　２からのクリア信号線１１．１３．１５．１７
によるクリア信号でリセットされるセット・リセットフ
リラグフロッグ媚（以下、Ｓ　ＲＦ／Ｆと称すン２１，
２５．２９・罐３３’、Ｔｈ、第二のラッチ手段を構成
するためにこれらＳＲ，Ｆ／Ｆの各出力をそれぞれデー
タ入力とし対応するエツジ検出回路１９．２３．２７．
３１からの出力信号でＳＲＦ／Ｆ２１，２５．２９．３
３の各レベルをラッチする一方、ＣＰＵ２からのクリア
信号線１１．１３’、１５’、１７によるクリア信号ソ
リセットされるＤラッチ構成のオーバーフローフラグ２
２，２６，３０．３４とを含んで構成される。

次に、このキャプチャ装置１におけるキャプチャレジス
タ２０，２４．２６．３２とＳＲ，Ｆ’／ｌｉ”２２．
２６．３０．３４およびオーバーフローフラグ２２，２
６．３０．３４の動作について、第２図および第３図を
参照して説明するが、個々の動作は等しいので代表して
パルス入力端子６および７に印／Ｊ１１されるパルス間
隔を計測する場合の動作を説明する。

第３図に示すように、ここではｓａＦ／ｐ　　２１とＤ
ラッチ２２とはＴｏタイミングであらかじめクリアされ
ているものとする。まず、Ｔ１タイミングでパルス入力
端子６にパルスが入力されると、エツジ検出回路１９は
パルスの立上クエッジを検出し、その時のタイマカウン
タ１８出力をキャプチャレジスタ２０にラッチする。ま
た、同時にＳＲＦ／Ｆ　２１のレベルがオーバーフロー
７ラグ２２にラッチされ、キャプチャ割込み要求１０が
アクティブになる。かかるエツジ検出回路１９が立上り
エツジを検出する前のタイミングでタイマカウンタ１８
がオーバーフロー信号１８Ａを発生しているとＳ’ＲＩ
；’／Ｆ’　２１はセットされているので、Ｔ２タイミ
ングではタイマカウンタ１８の値がキャプチャレジスタ
２０にラッチされると同時にオーバーフローフラグ２２
がセットされる。従って、キャプチャ割込み要求１０が
アクティブになるとＣＰＵ２は几ＯＭ４にあらかじめ格
納された割込み処理プログラムを笑行し、オーバーフロ
ーフラグ２２の伏態をバス３を介して読み込む。次に、
この読み込んだ伏態のテストを行なった後に１゛３タイ
ミングでクリア信号１１をアクティグにしてＳＲＦ／Ｆ
２１とオーバーフローフラグ２２とを共にリセットする
。この処理プログラムではＲＡＭ５に記憶されている前
回にキャプチャした値と、キャプチャレジスタ２０の値
およびオーツ（−フローフラグ２２の伏態とから）々ル
ス間隔を正しく計測することができる。

また、図中（２）に示す他のパルス入力端子７にノくバ
ス入力が行なわれた場合でも、同様にエツジ検出回路２
３てよりタイマカワツタ１８の値をキャプチャレジスタ
２４に取り込みラッチすることになるが、本発明ではキ
ャプチャレジスタ毎にオーバーフローフラグを有してい
るので、干ヤノ”チャ割込み要求１０による割込み処理
によりオー−ノ＜−フローフラグ２６がリセットされる
ことは７゛ヨい。

従って、キャブチャ割込み要求１２により起動される割
込み処理グログラムではオーツ（−フローフラグ２６を
読み込むことで正しいパルス間隔を計測することができ
る。尚、Ｓ　ｘｃＪｙＦ２　ｓおよびオーバーフローフ
ラグ２６のクリヤに関しては前述と同様にクリヤ信号１
３により行われる。

次に、第４図は本発明の第二の実施例を説明するための
キャプチャ装置の詳細回路図である。

第４図に示すように、このキャプチャ装置は、前述した
第一の実施例がＳＲＦ／Ｆ　２１　、２５．２９゜３３
およびオーバーフローフラグ２２．２６．３０゜３４を
それぞれ対応するクリア信号１１，１３゜１５．１７に
よりフリアしていたものを、バス３上のデータによりＳ
ＩＩ、Ｆ／Ｆおよびオーバーフローフラグをクリアする
例である。尚、ＳＲＦ／Ｆ’　２１　。

２５．２９．３３およびオーバーフローフラグ僕２２．
２６．３０．３４のクリア動作以外の動作は前述した第
一の実施例に等しいので、ここではクリア動作のみを説
明する。

まず、ＳＲＦ／Ｆ２１のリセット入力およびオーバーフ
ローフラグ２２のクリア入力はバス３０ビツト０に接続
されている。以下、同様にＳＲＦ／Ｆ２５、オーバーフ
ローフラグ２６はビット１に、ＳＲＦ／Ｆ　２９　、オ
ーバーフローフラグ３０はビット２に、Ｓ凡Ｆ／Ｆ　３
３　、オーバーフローフラグ３４はビット３にそれぞれ
接続されている。従って、ＣＰＵ２はキャブチャ割込み
要求１０．１２゜１４．１６を受付けると、対応するオ
ーツく−フローフラグ２２，２６．３０．３４を読み出
しテストする。このテストを行った後、バス３にリセッ
トしたいＳＲＦ／Ｆとオーバーフローフラグに対応する
ビットを０に設定したデータを出力すると同時に、ライ
ト信号４０をハイレベルとする。ここでは、バス３上の
データはビット０のみがＯ９他のビットが１とすると、
インバータ３９の出力はロウレベルとなり、筐たバス３
上のビット０のデータがＯであるので、ノアケート３５
のみの出力がハイレベルとなす、オーバーフローフラグ
２２およびＳＲＦ／Ｆ　２１がクリアされる。すなわち
、他のＳＲＦ／Ｆおよびオーバーフローフラグはバス３
上のデータが１であるのでクリアされることはない。

尚、上述したように、第一および第二の実施例を用いた
パルス計測装置ではキャプチャレジスタの本数は４本で
示したが、本数が更に増加しても本発明は同様に有効で
ある。

〔発明の効果〕

以上説明したように、本発明のキャプチャ装置はフリー
ランニング動作を行なうタイマカウンタとこのカウンタ
に接続した複数のキャプチャレジスタとこのキャプチャ
レジスタ毎に設けたカウンタのオーバーフロー７ラグ手
段とを有することにより、タイマカウンタがオーバーフ
ローした際の計測データの補正を容易に行なうことがで
きるという効果がある。

【図面の簡単な説明】

第１図は本発明のキャプチャ装置を用いたパルスｉ　１
１１システムのブロック構成図、第２図は本発明の第一
の実施例を説明するためのキャプチャ装置の詳細回路図
、第３図は第２図に示すキャブチャ装置の動作ｔａ明す
るためのタイミング図、第４図は本発明の第二の実施例
を説明するためのキャプチャ装置の詳細回路図、第５図
は従来のパルス針側／ステムのブロック構成図、第６図
は従来の一例を説明するためのキャプチャ装置の詳細回
略図、第７図および第８図は共に第６図に示す従来のキ
ャグナヤ装置の動作を説明するだめのタイミング図であ
る。１・−・・・・キャブチャ装置、２・・・・・・ＣＰＵ
、３・・・・・・バス、４・・・・・・ＲＯＭ、５・・
・・・・ＲＡＭ、６〜９・・・・・・パルス入力端子、
１０，１２，１４．１６・・・・・・キャプチャ割込み
要求信号線、１１，１３．１５゜１７・・・・・・クリ
ア信号線、１８・・・・・・タイマカウンタ、１９．２
３．２７．３１・・・・・・エツジ検出回路、２０゜２
４．２８．３２・・・・・・キャプチャレジスタ、２１
゜２５．２９．３３・・・・・・セット・リセットフリ
ラグフロッグ（ＩＦ’／Ｆ　）、２２，２６．３０．３
４・・・・・・オーバーフローフラグ、３５〜３８・・
・・・・ノアゲート、３９・・・・・・インバータ、４
０・・・・・・ライト信号線。

Claims

【特許請求の範囲】

所定のクロックを計数するタイマカウンタと、前記タイ
マカウンタ出力を所定のトリガ信号入力によりラッチす
る複数のキャプチャレジスタと、前記キャプチャレジス
タに対応して設けられ、所定のクリア信号によりリセッ
トされ且つ前記タイマカウンタのオーバーフロー信号に
よりセットされる第一のラッチ手段と、前記クリア信号
によりリセットされ且つ前記トリガ信号により前記第一
のラッチ手段の出力をそれぞれ書き込む第二のラッチ手
段とを備えたことを特徴とするキャプチャ装置。