JP4388149B2 - パルサのパルス幅測定装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明はパルスの波形を整形し、後段に正しい波形のパルスを伝達するパルサが出力するパルスのパルス幅を測定するパルサのパルス幅測定装置に関する。
【０００２】
【従来の技術】
規模が大きい装置ではＬＳＩ等の大規模な集積回路が多用され、信号の伝送長が長くなる傾向にある。このためにパルスを伝送している途中においてパルスの波形が劣化するため、例えばＬＳＩの入口と出口等にパルサを設け、伝送されて来るパルスを正しい波形（所定のパルス幅と、振幅を持つこと）に整形し、後段側に正しいパルス波形のパルスを伝送させ、誤動作の発生を防止している。
【０００３】
図５に従来のパルサとこのパルサのパルス幅を測定するパルス幅測定装置の構成を示す。図中ＰＬＳはパルサを示す。
図５に示すナンドゲートＮＡＮＤ１とＮＡＮＤ２はこのパルサＰＬＳが出力するパルスのパルス幅を測定するために設けられたものである。つまり、パルサとして動作させる場合は制御端子ＣＮＴ１、ＣＮＴ２にＨ論理を入力し、ナンドゲートＮＡＮＤ１とＮＡＮＤ２を開の状態に、またアンドゲートＡＮＤ２を閉の状態に制御する。従って入力端子に図６Ａに示すパルスＰINを入力すると、ナンドゲートＮＡＮＤ１とＮＡＮＤ２の出力端子Ｃには図６Ｃに示す負極性のパルスが出力される。ナンドゲートＮＡＮＤ２の出力端子Ｆには図６Ｆには正極性のパルスが出力される。
【０００４】
ナンドゲートＮＡＮＤ２の出力端子Ｆに出力されたパルスは可変遅延素子ＤＹ１で遅延されてアンドゲートＡＮＤ１に入力されるから、このアンドゲートＡＮＤ１はナンドゲートＮＡＮＤ１の出力端子Ｃに出力された負極性のパルスと、可変遅延素子ＤＹ１で遅延された正極性のパルス（図６Ｇ）との論理積をとるから、その出力端子Ｈには図６Ｈに示すパルスＰOUT を出力する。このパルスＰout のパルス幅は可変遅延素子ＤＹ１の遅延時間τO1に一致する。従って可変遅延素子ＤＹ１の遅延時間τ01を補正データＣＰＤＡＴにより制御し、任意の遅延時間を与えることにより、所望のパルス幅のパルスＰOUT を出力させることができる。
【０００５】
ここでパルサＰＬＳが出力するパルスＰOUT のパルス幅は上述したように可変遅延素子ＤＹ１の遅延時間τO1によって決定される。可変遅延素子ＤＹ１の遅延時間を制御する補正データＣＰＤＡＴは一般にディジタル信号によって与えられ、ディジタル信号によって任意の遅延時間に設定される。
可変遅延素子ＤＹ１の補正データＣＰＤＡＴの値と実際の遅延時間の値とは必ずしも一致しないから、現実には可変遅延素子ＤＹ１の遅延時間τO1を実測して出力されるパルスのパルス幅を測定し、任意のパルス幅に設定している。
【０００６】
可変遅延素子ＤＹ１の遅延時間を測定するにはパルサＰＬＳの出力端子と入力端子との間に帰還回路ＦＢを接続し、この帰還回路ＦＢを通じて出力パルスをパルサＰＬＳの入力側に帰還させることによりパルサＰＬＳをループ発振させ、ループ発振の発振周期を時間測定手段ＣＡＮによって測定することにより可変遅延素子ＤＹ１の遅延時間を測定する。
【０００７】
帰還回路ＦＢはオアゲートＯＲ１と、スタートパルスＳＴを入力するオアゲートＯＲ２と、極性切替器ＥＸと、補助パルサＬＯＰとによって構成される。帰還回路ＦＢをパルサＰＬＳに接続するか切離すかの制御はアンドゲートＡＮＤ２によって行なわれ、このアンドゲートＡＮＤ２に選択信号ＳＥＬを与えることにより、多数のパルサＰＬＳの中の何れかを選択して帰還回路ＦＢを接続する。
【０００８】
パルサＰＬＳが出力するパルスのパルス幅を測定する手順を以下に説明する。パルサＰＬＳに入力する制御信号ＣＮＴ１にＨ論理を与え、ＣＮＴ２にＬ論理を与える（図７ＢとＥ参照）。更に極性切替器ＥＸにオアゲートＯＲ２を通じて図７Ａに示す正極性のスタートパルスＳＴを入力する。図７及び図８に示す例では説明を簡素化するためにパルサＰＬＳの入力端子にスタートパルスＳＴを直接入力したものとして示している。従って図７ＡにスタートパルスＳＴを示し、ナンドゲートＮＡＮＤ１の入力端子ＡにスタートパルスＳＴを入力したものとして示している。パルサＰＬＳが出力するパルスのパルス幅を測定するにはアンドゲートＡＮＤ１の一方の入力系路と他方の入力系路の遅延時間の差を求めることによって測定することができる。
【０００９】
このために、ナンドゲートＮＡＮＤ１を開いた状態でループ発振させ、そのループ発振周期τ1 （図７参照）を測定すると共に、次にナンドゲートＮＡＮＤ１を閉じナンドゲートＮＡＮＤ２を開いた状態でループ発振させ、可変遅延素子ＤＹ１をループに挿入した状態でループ発振周期τ2 （図８参照）を測定し、その周期の時間差τ2 −τ1 を演算することにより、パルサＰＬＳのパルス幅を測定する。
【００１０】
ナンドゲートＮＡＮＤ１を開に制御するには制御信号ＣＯＮＴ１にＨ論理を与え、ＣＯＮＴ２にＬ論理を与えることによりナンドゲートＮＡＮＤ１の系路がループ発振回路に挿入される。図７はそのループ発振の様子を示す。図７に示すＡ〜Ｌは図５に符号Ａ〜Ｌを付した部分の波形を示す。
アンドゲートＡＮＤ２にＨ論理の選択信号ＳＥＬを与えることにより帰還回路ＦＢをパルサＰＬＳに接続することができる。
【００１１】
パルサＰＬＳにパルスが入力されてから帰還回路ＦＢを介してパルサＰＬＳにパルスＰＬが帰還されるまでの遅延時間は図７に示す例では図７Ｌに示すようにＴPd＋τ02で表される。この遅延時間とループ発振の発振周期τ1 はほぼ等しい。ここでＴPdはパルサＰＬＳの内部と帰還回路ＦＢの内部の遅延時間の合計を指す。また遅延時間τ02は帰還回路ＦＢに設けた補助パルサＬＯＰに設けた遅延素子ＤＹ２の遅延時間である。
【００１２】
図８ではパルサＰＬＳにパルスが入力されてから帰還回路ＦＢを介してパルサＰＬＳにパルスＰＬが帰還されるまでの遅延時間は図８Ｌに示すようにτ01＋ＴPd＋τ02となる。τ01はパルサＰＬＳに設けた可変遅延素子ＤＹ１の遅延時間を示す。この遅延時間τ01＋ＴPd＋τ02は図８に示すループ発振周期τ2 に等しい。
【００１３】
これらの発振周期τ1 とτ2 を時間測定手段ＣＡＮで測定し、その時間差τ2 −τ1 を求めると、パルサＰＬＳが出力するパルスのパルス幅となる。つまりτ1 ＝ＴPd＋τ02、τ2 ＝τ01＋ＴPd＋τ02であるからτ2 −τ1 ＝τ01となる。
【００１４】
【発明が解決しようとする課題】
上述したようにパルサＰＬＳをループ発振させ、その発振周期τ1 ，τ2 を測定してパルサＰＬＳが出力するパルスのパルス幅を求めているが、パルサＰＬＳが出力するパルスのパルス幅を数ＮＳ程度の極めて細いパルス幅に設定した場合には、パルサＰＬＳの出力端子から極性切替器ＥＸまでの距離が比較的長くなるため、パルス幅が狭いパルスを正常に伝達させることがむずかしく、極性切替器ＥＸで正常な波形のパルスを補助パルサＬＯＰに与えることがむずかしくなり、動作が不安定になる欠点がある。
【００１５】
また、図７に示すＨと図８に示すＨから明らかなように、パルサＰＬＳから帰還回路ＦＢに与えられるパルスの極性が図７の例では負パルスであるのに対し、図８Ｈでは正パルスとなる。このように正パルスと負パルスの極性の違いは特にＣＭＯＳ回路で構成される集積回路内では時定数に差が発生し、このために遅延時間ＴPdが図７の状態と図８の状態で異なる値となり、その偏差がパルサＰＬＳのパルス幅の測定に誤差となって入り込む欠点を持つ。
【００１６】
この発明の目的はパルサが出力するパルスのパルス幅を正確に測定することができるパルサのパルス幅測定装置を提案するものである。
【００１７】
【課題を解決するための手段】
この発明では極性切替器をパルサの出力端子に直結し、パルサの出力パルスを直接極性切替器に供給すると共に、極性切替器の出力側にフリップフロップで構成したパルス発生器を設け、このパルス発生器から常に例えば正極性のパルスを発生させ、正極性のパルスを帰還回路に供給する構成としたものである。
【００１８】
この発明の構成によればパルサが出力するパルスのパルス幅を測定する場合でもパルサは本来のパルサとして動作させて、パルサが出力するパルスの立上りのエッジでパルス発生器をトリガし、そのトリガ時点で正極性のパルスを発生させてそのパルスを帰還回路に与え、パルサに帰還させてループ発振を行わせる状態と、
極性切替器でパルサが出力するパルスの極性を反転させ、これによりパルサが出力するパルスの立下りのタイミングでパルス発生器をトリガし、このトリガ時点でパルスを発生させ、このパルスを帰還回路に与えてパルサに帰還させてループ発振を行わせる状態に切替ることができる。
【００１９】
従ってループ発振はパルサが出力するパルスの立上りのタイミングで動作する状態と、パルサが出力するパルスの立下りのタイミングで動作する状態に切替られる。この結果パルサが出力するパルスの立上りのタイミングで動作するループ発振の発振周期τ1 と、パルサが出力するパルスの立下りのタイミングで動作するループ発振の発振周期τ2 とではその時間差にパルサが出力するパルスのパルス幅に相当する時間差が含まれることになる。この結果ループ発振周期τ1 とτ2 を測定することによりパルサが出力するパルスのパルス幅を測定できることになる。
【００２０】
従ってこの発明によればパルサはパルス幅測定時も常にパルサとして動作すればよいから、図５に示したナンドゲートＮＡＮＤ１，ＮＡＮＤ２が不要となりパルサ自体の構成を簡素化することができる。然も帰還回路にはパルス発生器から常に正極性のパルスを供給するから、パルスの極性によって遅延時間に時間差が発生することはなく、正確なパルス幅の測定を行なうことができる。
【００２１】
【発明の実施の形態】
図１にこの発明によるパルサのパルス幅測定装置の一実施例を示す。この発明ではパルサＰＬＳはパルス幅測定時もパルサとして動作すればよい。このために、パルサＰＬＳは１個の極性反転器ＩＮ１と可変遅延素子ＤＹ１とアンドゲートＡＮＤ１とによって構成され、そのパルサとしての動作は図２に示すように極性反転された入力パルス（図２Ａ）と可変遅延素子ＤＹ１の遅延時間τ01だけ遅延した信号（図２Ｂ）との論理積をアンドゲートＡＮＤ１でとることにより、図２Ｃに示すパルスＰOUT を得ることができる。このパルスＰOUT のパルス幅は可変遅延素子ＤＹ１の遅延時間τ01に等しくなる。
【００２２】
この発明の特徴とする構成はパルサＰＬＳの出力端子に極性切替器ＥＸを直結すると共にその出力側にパルス発生器ＦＦ１を接続した点である。パルス発生器ＦＦ１はこの例ではＤ型フリップフロップによって構成した場合を示す。このＤ型フリップフロップのクロック入力端子に極性切替器ＥＸの出力端子を接続する。極性切替器ＥＸは排他的論理和回路を用いることができ、その一方の入力端子に与える極性切替信号ＥＧＣＯＮをＬ論理にすると他方の入力端子に与える入力信号はそのままの極性でパルス発生器ＦＦ１に与えられ、極性切替信号ＥＧＣＯＮをＨ論理にすると、他方の入力端子に与えた信号は極性反転してパルス発生器ＦＦ１に与えられる。
【００２３】
先ず極性切替信号ＥＧＣＯＮをＬ論理とした場合の動作を図３を用いて説明する。この場合もスタートパルスＳＴをパルサＰＬＳに直接入力したとして説明する。従って初回のパルスはパルサＰＬＳがパルサとして動作する場合の出力パルスＰOUT （図３Ｃ）のパルス幅ＰＷＸより幅広で示している。
図３Ｅは極性切替器ＥＸから出力されるパルスを示す。このパルスの立上りのエッジでパルス発生器ＦＦ１がトリガされ、補助パルサＬＯＰの出力パルス（図３Ｉ）でリセットされ、その出力に図３Ｆに示す正極性のパルスが出力される。パルス発生器ＦＦ１から出力されたパルスは系の遅延時間Ｔpdだけ遅延して帰還回路ＦＢに設けた補助パルサＬＯＰの入力点Ｇに伝達される（図３Ｇ）。
【００２４】
補助パルサＬＯＰでは遅延素子ＤＹ２の遅延量τ02のパルス幅を持つパルスＰI （図３Ｉ）を出力する。この状態では出力パルスＰOUT の立上りのタイミングからパルサＰＬＳに帰還されるパルスＰI の立上りまでの遅延量はＴPdで与えられる。従ってループ発振動作の周期τ1 も遅延時間ＴPdで決定される。
一方、極性切替信号ＥＧＣＯＮをＨ論理にすると、図４に示すように、極性切替器ＥＸの出力は図４Ｅに示すように極性反転される。従ってパルス発生器ＦＦ１は図４Ｃに示す出力パルスＰOUT の立下りのタイミングでトリガされ、図４Ｆに示す正極性のパルスを出力する。このパルスが図４Ｇに示すように系の遅延時間ＴPdだけ遅延して補助パルサＬＯＰの入力点Ｇに伝達される。補助パルサＬＯＰでは遅延素子ＤＹ２の遅延時間τ02に等しいパルス幅を持つパルスＰI を出力し、パルサＰＬＳに帰還させる。
【００２５】
図４で明らかなように、出力パルスＰOUT の立上りのエッジから帰還パルスＰI の立上りのエッジまでの遅延時間は出力パルスＰOUT のパルス幅ＰＷＸ（τ01と同じ）に系の遅延時間ＴPdを加えた遅延時間となる。よってそのループ発振周期τ2 にはＰＷＸ＋ＴPdの値を含むものになる。この結果τ2 −τ1 はＰＷＸ＋ＴPd−ＴPdとなり、出力パルスＰOUT のパルス幅ＰＷＸを求めることができる。
【００２６】
【発明の効果】
以上説明したように、この発明によれば極性切替器ＥＸをパルサＰＬＳの出力端子に直結したからパルス幅が狭いパルスでも充分極性切替器ＥＸに入力することができ、安定に動作させることができる。また帰還回路ＦＢには常に正極性のパルスだけを送り込むため、立上りと立下りの時間差に影響されずに正しいパルス幅を求めることができる。更に、この発明ではパルス幅を測定する場合もパルサは本来のパルサとして動作させるだけであるから切替えによる回路常数の変更もないから、この点でも正しいパルス幅を測定できる利点が得られる。
【図面の簡単な説明】
【図１】この発明の一実施例を説明するためのブロック図。
【図２】図１の動作を説明するための波形図。
【図３】この発明の要部の動作を説明するための波形図。
【図４】図３と同様の波形図。
【図５】従来の技術を説明するためのブロック図。
【図６】図５の動作を説明するための波形図。
【図７】図６と同様の波形図。
【図８】図６と同様の波形図。
【符号の説明】
ＰＬＳ パルサ
ＦＢ 帰還回路
ＣＡＮ 時間測定手段
ＥＸ 極性切替器
ＦＦ１ パルス発生器
【発明の属する技術分野】
この発明はパルスの波形を整形し、後段に正しい波形のパルスを伝達するパルサが出力するパルスのパルス幅を測定するパルサのパルス幅測定装置に関する。
【０００２】
【従来の技術】
規模が大きい装置ではＬＳＩ等の大規模な集積回路が多用され、信号の伝送長が長くなる傾向にある。このためにパルスを伝送している途中においてパルスの波形が劣化するため、例えばＬＳＩの入口と出口等にパルサを設け、伝送されて来るパルスを正しい波形（所定のパルス幅と、振幅を持つこと）に整形し、後段側に正しいパルス波形のパルスを伝送させ、誤動作の発生を防止している。
【０００３】
図５に従来のパルサとこのパルサのパルス幅を測定するパルス幅測定装置の構成を示す。図中ＰＬＳはパルサを示す。
図５に示すナンドゲートＮＡＮＤ１とＮＡＮＤ２はこのパルサＰＬＳが出力するパルスのパルス幅を測定するために設けられたものである。つまり、パルサとして動作させる場合は制御端子ＣＮＴ１、ＣＮＴ２にＨ論理を入力し、ナンドゲートＮＡＮＤ１とＮＡＮＤ２を開の状態に、またアンドゲートＡＮＤ２を閉の状態に制御する。従って入力端子に図６Ａに示すパルスＰINを入力すると、ナンドゲートＮＡＮＤ１とＮＡＮＤ２の出力端子Ｃには図６Ｃに示す負極性のパルスが出力される。ナンドゲートＮＡＮＤ２の出力端子Ｆには図６Ｆには正極性のパルスが出力される。
【０００４】
ナンドゲートＮＡＮＤ２の出力端子Ｆに出力されたパルスは可変遅延素子ＤＹ１で遅延されてアンドゲートＡＮＤ１に入力されるから、このアンドゲートＡＮＤ１はナンドゲートＮＡＮＤ１の出力端子Ｃに出力された負極性のパルスと、可変遅延素子ＤＹ１で遅延された正極性のパルス（図６Ｇ）との論理積をとるから、その出力端子Ｈには図６Ｈに示すパルスＰOUT を出力する。このパルスＰout のパルス幅は可変遅延素子ＤＹ１の遅延時間τO1に一致する。従って可変遅延素子ＤＹ１の遅延時間τ01を補正データＣＰＤＡＴにより制御し、任意の遅延時間を与えることにより、所望のパルス幅のパルスＰOUT を出力させることができる。
【０００５】
ここでパルサＰＬＳが出力するパルスＰOUT のパルス幅は上述したように可変遅延素子ＤＹ１の遅延時間τO1によって決定される。可変遅延素子ＤＹ１の遅延時間を制御する補正データＣＰＤＡＴは一般にディジタル信号によって与えられ、ディジタル信号によって任意の遅延時間に設定される。
可変遅延素子ＤＹ１の補正データＣＰＤＡＴの値と実際の遅延時間の値とは必ずしも一致しないから、現実には可変遅延素子ＤＹ１の遅延時間τO1を実測して出力されるパルスのパルス幅を測定し、任意のパルス幅に設定している。
【０００６】
可変遅延素子ＤＹ１の遅延時間を測定するにはパルサＰＬＳの出力端子と入力端子との間に帰還回路ＦＢを接続し、この帰還回路ＦＢを通じて出力パルスをパルサＰＬＳの入力側に帰還させることによりパルサＰＬＳをループ発振させ、ループ発振の発振周期を時間測定手段ＣＡＮによって測定することにより可変遅延素子ＤＹ１の遅延時間を測定する。
【０００７】
帰還回路ＦＢはオアゲートＯＲ１と、スタートパルスＳＴを入力するオアゲートＯＲ２と、極性切替器ＥＸと、補助パルサＬＯＰとによって構成される。帰還回路ＦＢをパルサＰＬＳに接続するか切離すかの制御はアンドゲートＡＮＤ２によって行なわれ、このアンドゲートＡＮＤ２に選択信号ＳＥＬを与えることにより、多数のパルサＰＬＳの中の何れかを選択して帰還回路ＦＢを接続する。
【０００８】
パルサＰＬＳが出力するパルスのパルス幅を測定する手順を以下に説明する。パルサＰＬＳに入力する制御信号ＣＮＴ１にＨ論理を与え、ＣＮＴ２にＬ論理を与える（図７ＢとＥ参照）。更に極性切替器ＥＸにオアゲートＯＲ２を通じて図７Ａに示す正極性のスタートパルスＳＴを入力する。図７及び図８に示す例では説明を簡素化するためにパルサＰＬＳの入力端子にスタートパルスＳＴを直接入力したものとして示している。従って図７ＡにスタートパルスＳＴを示し、ナンドゲートＮＡＮＤ１の入力端子ＡにスタートパルスＳＴを入力したものとして示している。パルサＰＬＳが出力するパルスのパルス幅を測定するにはアンドゲートＡＮＤ１の一方の入力系路と他方の入力系路の遅延時間の差を求めることによって測定することができる。
【０００９】
このために、ナンドゲートＮＡＮＤ１を開いた状態でループ発振させ、そのループ発振周期τ1 （図７参照）を測定すると共に、次にナンドゲートＮＡＮＤ１を閉じナンドゲートＮＡＮＤ２を開いた状態でループ発振させ、可変遅延素子ＤＹ１をループに挿入した状態でループ発振周期τ2 （図８参照）を測定し、その周期の時間差τ2 −τ1 を演算することにより、パルサＰＬＳのパルス幅を測定する。
【００１０】
ナンドゲートＮＡＮＤ１を開に制御するには制御信号ＣＯＮＴ１にＨ論理を与え、ＣＯＮＴ２にＬ論理を与えることによりナンドゲートＮＡＮＤ１の系路がループ発振回路に挿入される。図７はそのループ発振の様子を示す。図７に示すＡ〜Ｌは図５に符号Ａ〜Ｌを付した部分の波形を示す。
アンドゲートＡＮＤ２にＨ論理の選択信号ＳＥＬを与えることにより帰還回路ＦＢをパルサＰＬＳに接続することができる。
【００１１】
パルサＰＬＳにパルスが入力されてから帰還回路ＦＢを介してパルサＰＬＳにパルスＰＬが帰還されるまでの遅延時間は図７に示す例では図７Ｌに示すようにＴPd＋τ02で表される。この遅延時間とループ発振の発振周期τ1 はほぼ等しい。ここでＴPdはパルサＰＬＳの内部と帰還回路ＦＢの内部の遅延時間の合計を指す。また遅延時間τ02は帰還回路ＦＢに設けた補助パルサＬＯＰに設けた遅延素子ＤＹ２の遅延時間である。
【００１２】
図８ではパルサＰＬＳにパルスが入力されてから帰還回路ＦＢを介してパルサＰＬＳにパルスＰＬが帰還されるまでの遅延時間は図８Ｌに示すようにτ01＋ＴPd＋τ02となる。τ01はパルサＰＬＳに設けた可変遅延素子ＤＹ１の遅延時間を示す。この遅延時間τ01＋ＴPd＋τ02は図８に示すループ発振周期τ2 に等しい。
【００１３】
これらの発振周期τ1 とτ2 を時間測定手段ＣＡＮで測定し、その時間差τ2 −τ1 を求めると、パルサＰＬＳが出力するパルスのパルス幅となる。つまりτ1 ＝ＴPd＋τ02、τ2 ＝τ01＋ＴPd＋τ02であるからτ2 −τ1 ＝τ01となる。
【００１４】
【発明が解決しようとする課題】
上述したようにパルサＰＬＳをループ発振させ、その発振周期τ1 ，τ2 を測定してパルサＰＬＳが出力するパルスのパルス幅を求めているが、パルサＰＬＳが出力するパルスのパルス幅を数ＮＳ程度の極めて細いパルス幅に設定した場合には、パルサＰＬＳの出力端子から極性切替器ＥＸまでの距離が比較的長くなるため、パルス幅が狭いパルスを正常に伝達させることがむずかしく、極性切替器ＥＸで正常な波形のパルスを補助パルサＬＯＰに与えることがむずかしくなり、動作が不安定になる欠点がある。
【００１５】
また、図７に示すＨと図８に示すＨから明らかなように、パルサＰＬＳから帰還回路ＦＢに与えられるパルスの極性が図７の例では負パルスであるのに対し、図８Ｈでは正パルスとなる。このように正パルスと負パルスの極性の違いは特にＣＭＯＳ回路で構成される集積回路内では時定数に差が発生し、このために遅延時間ＴPdが図７の状態と図８の状態で異なる値となり、その偏差がパルサＰＬＳのパルス幅の測定に誤差となって入り込む欠点を持つ。
【００１６】
この発明の目的はパルサが出力するパルスのパルス幅を正確に測定することができるパルサのパルス幅測定装置を提案するものである。
【００１７】
【課題を解決するための手段】
この発明では極性切替器をパルサの出力端子に直結し、パルサの出力パルスを直接極性切替器に供給すると共に、極性切替器の出力側にフリップフロップで構成したパルス発生器を設け、このパルス発生器から常に例えば正極性のパルスを発生させ、正極性のパルスを帰還回路に供給する構成としたものである。
【００１８】
この発明の構成によればパルサが出力するパルスのパルス幅を測定する場合でもパルサは本来のパルサとして動作させて、パルサが出力するパルスの立上りのエッジでパルス発生器をトリガし、そのトリガ時点で正極性のパルスを発生させてそのパルスを帰還回路に与え、パルサに帰還させてループ発振を行わせる状態と、
極性切替器でパルサが出力するパルスの極性を反転させ、これによりパルサが出力するパルスの立下りのタイミングでパルス発生器をトリガし、このトリガ時点でパルスを発生させ、このパルスを帰還回路に与えてパルサに帰還させてループ発振を行わせる状態に切替ることができる。
【００１９】
従ってループ発振はパルサが出力するパルスの立上りのタイミングで動作する状態と、パルサが出力するパルスの立下りのタイミングで動作する状態に切替られる。この結果パルサが出力するパルスの立上りのタイミングで動作するループ発振の発振周期τ1 と、パルサが出力するパルスの立下りのタイミングで動作するループ発振の発振周期τ2 とではその時間差にパルサが出力するパルスのパルス幅に相当する時間差が含まれることになる。この結果ループ発振周期τ1 とτ2 を測定することによりパルサが出力するパルスのパルス幅を測定できることになる。
【００２０】
従ってこの発明によればパルサはパルス幅測定時も常にパルサとして動作すればよいから、図５に示したナンドゲートＮＡＮＤ１，ＮＡＮＤ２が不要となりパルサ自体の構成を簡素化することができる。然も帰還回路にはパルス発生器から常に正極性のパルスを供給するから、パルスの極性によって遅延時間に時間差が発生することはなく、正確なパルス幅の測定を行なうことができる。
【００２１】
【発明の実施の形態】
図１にこの発明によるパルサのパルス幅測定装置の一実施例を示す。この発明ではパルサＰＬＳはパルス幅測定時もパルサとして動作すればよい。このために、パルサＰＬＳは１個の極性反転器ＩＮ１と可変遅延素子ＤＹ１とアンドゲートＡＮＤ１とによって構成され、そのパルサとしての動作は図２に示すように極性反転された入力パルス（図２Ａ）と可変遅延素子ＤＹ１の遅延時間τ01だけ遅延した信号（図２Ｂ）との論理積をアンドゲートＡＮＤ１でとることにより、図２Ｃに示すパルスＰOUT を得ることができる。このパルスＰOUT のパルス幅は可変遅延素子ＤＹ１の遅延時間τ01に等しくなる。
【００２２】
この発明の特徴とする構成はパルサＰＬＳの出力端子に極性切替器ＥＸを直結すると共にその出力側にパルス発生器ＦＦ１を接続した点である。パルス発生器ＦＦ１はこの例ではＤ型フリップフロップによって構成した場合を示す。このＤ型フリップフロップのクロック入力端子に極性切替器ＥＸの出力端子を接続する。極性切替器ＥＸは排他的論理和回路を用いることができ、その一方の入力端子に与える極性切替信号ＥＧＣＯＮをＬ論理にすると他方の入力端子に与える入力信号はそのままの極性でパルス発生器ＦＦ１に与えられ、極性切替信号ＥＧＣＯＮをＨ論理にすると、他方の入力端子に与えた信号は極性反転してパルス発生器ＦＦ１に与えられる。
【００２３】
先ず極性切替信号ＥＧＣＯＮをＬ論理とした場合の動作を図３を用いて説明する。この場合もスタートパルスＳＴをパルサＰＬＳに直接入力したとして説明する。従って初回のパルスはパルサＰＬＳがパルサとして動作する場合の出力パルスＰOUT （図３Ｃ）のパルス幅ＰＷＸより幅広で示している。
図３Ｅは極性切替器ＥＸから出力されるパルスを示す。このパルスの立上りのエッジでパルス発生器ＦＦ１がトリガされ、補助パルサＬＯＰの出力パルス（図３Ｉ）でリセットされ、その出力に図３Ｆに示す正極性のパルスが出力される。パルス発生器ＦＦ１から出力されたパルスは系の遅延時間Ｔpdだけ遅延して帰還回路ＦＢに設けた補助パルサＬＯＰの入力点Ｇに伝達される（図３Ｇ）。
【００２４】
補助パルサＬＯＰでは遅延素子ＤＹ２の遅延量τ02のパルス幅を持つパルスＰI （図３Ｉ）を出力する。この状態では出力パルスＰOUT の立上りのタイミングからパルサＰＬＳに帰還されるパルスＰI の立上りまでの遅延量はＴPdで与えられる。従ってループ発振動作の周期τ1 も遅延時間ＴPdで決定される。
一方、極性切替信号ＥＧＣＯＮをＨ論理にすると、図４に示すように、極性切替器ＥＸの出力は図４Ｅに示すように極性反転される。従ってパルス発生器ＦＦ１は図４Ｃに示す出力パルスＰOUT の立下りのタイミングでトリガされ、図４Ｆに示す正極性のパルスを出力する。このパルスが図４Ｇに示すように系の遅延時間ＴPdだけ遅延して補助パルサＬＯＰの入力点Ｇに伝達される。補助パルサＬＯＰでは遅延素子ＤＹ２の遅延時間τ02に等しいパルス幅を持つパルスＰI を出力し、パルサＰＬＳに帰還させる。
【００２５】
図４で明らかなように、出力パルスＰOUT の立上りのエッジから帰還パルスＰI の立上りのエッジまでの遅延時間は出力パルスＰOUT のパルス幅ＰＷＸ（τ01と同じ）に系の遅延時間ＴPdを加えた遅延時間となる。よってそのループ発振周期τ2 にはＰＷＸ＋ＴPdの値を含むものになる。この結果τ2 −τ1 はＰＷＸ＋ＴPd−ＴPdとなり、出力パルスＰOUT のパルス幅ＰＷＸを求めることができる。
【００２６】
【発明の効果】
以上説明したように、この発明によれば極性切替器ＥＸをパルサＰＬＳの出力端子に直結したからパルス幅が狭いパルスでも充分極性切替器ＥＸに入力することができ、安定に動作させることができる。また帰還回路ＦＢには常に正極性のパルスだけを送り込むため、立上りと立下りの時間差に影響されずに正しいパルス幅を求めることができる。更に、この発明ではパルス幅を測定する場合もパルサは本来のパルサとして動作させるだけであるから切替えによる回路常数の変更もないから、この点でも正しいパルス幅を測定できる利点が得られる。
【図面の簡単な説明】
【図１】この発明の一実施例を説明するためのブロック図。
【図２】図１の動作を説明するための波形図。
【図３】この発明の要部の動作を説明するための波形図。
【図４】図３と同様の波形図。
【図５】従来の技術を説明するためのブロック図。
【図６】図５の動作を説明するための波形図。
【図７】図６と同様の波形図。
【図８】図６と同様の波形図。
【符号の説明】
ＰＬＳ パルサ
ＦＢ 帰還回路
ＣＡＮ 時間測定手段
ＥＸ 極性切替器
ＦＦ１ パルス発生器
Claims (1)
- Ａ．パルサの出力端子と入力端子間に接続され上記パルサが出力するパルスを上記パルサの入力に帰還させ上記パルサをループ発振させる帰還回路と、
Ｂ．上記パルサの出力端子と上記帰還回路との間に接続され、上記パルサが出力するパルスの極性を正相及び逆相に選択的に切替えて出力する極性切替器と、
Ｃ．この極性切替器で選択した極性のパルスの立上りエッジでトリガされて上記極性切替器が選択する極性に関係なく、常に一方の極性のパルスを出力し、上記帰還回路にパルスを帰還させるパルス発生器と、
Ｄ．この帰還回路を接続した状態で上記パルサがループ発振する発振周期を測定し、発振ループ内の遅延時間を測定する時間測定手段と、
によって構成し、
上記極性切替器を排他的論理和回路によって構成し、
上記パルス発生器をＤ型フリップフロップによって構成したことを特徴とするパルサのパルス幅測定装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32463898A JP4388149B2 (ja) | 1998-11-16 | 1998-11-16 | パルサのパルス幅測定装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32463898A JP4388149B2 (ja) | 1998-11-16 | 1998-11-16 | パルサのパルス幅測定装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000147033A JP2000147033A (ja) | 2000-05-26 |
| JP4388149B2 true JP4388149B2 (ja) | 2009-12-24 |
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ID=18168073
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32463898A Expired - Fee Related JP4388149B2 (ja) | 1998-11-16 | 1998-11-16 | パルサのパルス幅測定装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4388149B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102508045A (zh) * | 2010-12-20 | 2012-06-20 | 中国电子科技集团公司第四十一研究所 | 一种准确测量窄脉冲调制参数的方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4846215B2 (ja) * | 2004-08-27 | 2011-12-28 | 株式会社アドバンテスト | パルス発生器、タイミング発生器、及びパルス幅調整方法 |
| KR100817071B1 (ko) | 2006-10-30 | 2008-03-26 | 삼성전자주식회사 | 사이드 밴드 신호의 펄스 폭 측정 장치 및 그 방법 |
-
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102508045A (zh) * | 2010-12-20 | 2012-06-20 | 中国电子科技集团公司第四十一研究所 | 一种准确测量窄脉冲调制参数的方法 |
| CN102508045B (zh) * | 2010-12-20 | 2014-07-02 | 中国电子科技集团公司第四十一研究所 | 一种准确测量窄脉冲调制参数的方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000147033A (ja) | 2000-05-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050928 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20051121 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080215 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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|
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| A521 | Written amendment |
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|
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| R250 | Receipt of annual fees |
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