JP2001057083A

JP2001057083A - 半導体記憶装置

Info

Publication number: JP2001057083A
Application number: JP11227703A
Authority: JP
Inventors: Kazumasa Ando; 一昌安藤
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1999-08-11
Filing date: 1999-08-11
Publication date: 2001-02-27

Abstract

(57)【要約】（修正有）【課題】論理集積回路にマクロセルとして搭載される
スタティック型ＲＡＭのサイクルタイムを高速化する。【解決手段】ワード線を所定期間だけパルス状に動作
状態とするためのイネーブルパルスＥＮＰを、内部クロ
ック信号ＩＣＬＫと、その可変遅延回路ＶＤＬによる反
転遅延信号ＩＣＤＢとの実質的な論理積信号として生成
するとともに、テスト結果が正常であるときデータ一致
信号ＤＭを選択的に有効レベルとするデータ比較回路
と、データ一致信号ＤＭの有効レベルを受けて選択的に
カウントダウンされるカウンタカウンタＣＴＲを含み、
その出力信号としてｋ＋１ビットの遅延制御信号ＤＣ０
〜ＤＣｋを生成するパルス幅制御回路ＰＷＣとを設け、
ＶＤＬの内部クロック信号ＩＣＬＫに対する遅延時間を
ＤＣ０〜ＤＣｋに従って選択的に切り換える構成とし、
スタティック型ＲＡＭに、イネーブルパルスＥＮＰのパ
ルス幅を関連回路の動作特性に応じて自律的に最適化す
る機能を持たせる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体記憶装置に
関し、例えば、マイクロプロセッサ等の論理集積回路装
置にマクロセルとして搭載され、かつワード線パルス駆
動方式をとるスタティック型ＲＡＭ（ランダムアクセス
メモリ）ならびにそのサイクルタイムの高速化に利用し
て特に有効な技術に関するものである。

【０００２】

【従来の技術】ＣＭＯＳ（相補型ＭＯＳ）スタティック
型メモリセルが格子配列されてなるメモリアレイをその
基本構成要素とし、マイクロプロセッサ等の論理集積回
路装置にマクロセルとして搭載されるスタティック型Ｒ
ＡＭがある。また、メモリアレイの指定ワード線を所定
期間だけパルス状に選択状態とすることで、スタティッ
ク型ＲＡＭ等のリカバリータイム（回復時間）を短縮
し、そのサイクルタイムを高速化しうるいわゆるワード
線パルス駆動方式が知られている。

【０００３】

【発明が解決しようとする課題】本願発明者等は、この
発明に先立って、高速マイクロプロセッサにマクロセル
として搭載されるスタティック型ＲＡＭの開発設計に従
事し、次のような問題点に気付いた。すなわち、このス
タティック型ＲＡＭは、ワード線パルス駆動方式をと
り、そのアドレス選択回路たるロウアドレスデコーダ及
びカラムアドレスデコーダは、イネーブルパルス発生回
路から出力されるイネーブルパルスの有効レベルを受け
て選択的に動作状態とされる。この間、メモリアレイの
指定ワード線が択一的に選択状態とされ、あるいはカラ
ムスイッチによるカラム選択動作やライトアンプ又はリ
ードアンプによる記憶データの実質的な書き込み動作又
は読み出し動作が行われる。所定期間が経過し、イネー
ブルパルスが無効レベルに戻されると、ロウアドレスデ
コーダ及びカラムアドレスデコーダはアクセス状態に関
係なくリカバリー動作を開始し、これによってスタティ
ック型ＲＡＭのリカバリータイムが短縮され、そのサイ
クルタイムが高速化される。

【０００４】つまり、ワード線パルス駆動方式をとるス
タティック型ＲＡＭでは、そのサイクルタイムがイネー
ブルパルスのパルス幅によって決定付けられる訳である
が、従来のスタティック型ＲＡＭの場合、イネーブルパ
ルス発生回路はイネーブルパルスのパルス幅を調整・制
御する機能を有さないことが多い。また、パルス幅の制
御機能を持つ場合でも、例えばマスタースライスによる
４段階程度の切り換えしかできず、スタティック型ＲＡ
Ｍのサイクルタイムを限界まで高めるための充分な解像
度及び振り幅を備えないことが多い。この結果、スタテ
ィック型ＲＡＭのサイクルタイムの高速化が制約を受
け、スタティック型ＲＡＭを搭載するマイクロプロセッ
サ等のマシンサイクルの高速化が制約を受けている。

【０００５】この発明の目的は、新しい機能を有するス
タティック型ＲＡＭ等の半導体記憶装置を提供すること
にある。この発明の他の目的は、スタティック型ＲＡＭ
等のサイクルタイムを高速化し、スタティック型ＲＡＭ
等をマクロセルとして搭載するマイクロプロセッサ等の
マシンサイクルを高速化することにある。

【０００６】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、マイクロプロセッサ等の論理
集積回路装置にマクロセルとして搭載され、ワード線パ
ルス駆動方式をとるスタティック型ＲＡＭ等の半導体記
憶装置において、アドレス選択回路となるロウアドレス
デコーダ及びカラムアドレスデコーダ等を所定期間だけ
パルス状に動作状態とするためのイネーブルパルスを、
クロック信号をもとに生成される内部クロック信号と、
その可変遅延回路による反転遅延信号との実質的な論理
積信号として生成するとともに、指定ワード線に結合さ
れたメモリセルに書き込まれ、読み出されるテストデー
タの正常性を判定して、その結果が正常であるときデー
タ一致信号を選択的に有効レベルとするデータ比較回路
と、データ一致信号の有効レベルを受けて選択的にカウ
ントダウンされるカウンタを含み、その出力信号として
所定ビットの遅延制御信号を生成するパルス幅制御回路
とを設け、可変遅延回路の内部クロック信号に対する遅
延時間を遅延制御信号に従って選択的に切り換えうる構
成として、スタティック型ＲＡＭ等に、指定ワード線を
パルス状に選択状態とする期間を、関連回路の動作特性
に応じて自律的に最適化しうる機能を持たせる。

【０００８】上記手段によれば、イネーブルパルスのパ
ルス幅を、関連回路の動作限界近くまで充分にかつ自律
的に短縮し、最適化することができる。この結果、スタ
ティック型ＲＡＭ等のサイクルタイムを高速化し、これ
をマクロセルとして搭載するマイクロプロセッサ等のマ
シンサイクルを高速化することができる。

【０００９】

【発明の実施の形態】図１には、この発明が適用された
スタティック型ＲＡＭ（半導体記憶装置）の一実施例の
ブロック図が示されている。同図をもとに、まずこの実
施例のスタティック型ＲＡＭの構成及び動作の概要につ
いて説明する。なお、この実施例のスタティック型ＲＡ
Ｍは、特に制限されないが、マイクロプロセッサとなる
論理集積回路装置にマクロセルとして搭載され、例えば
そのキャッシュメモリとして機能する。図１の各ブロッ
クを構成する回路素子は、論理集積回路装置の図示され
ない他のブロックを構成する回路素子とともに、公知の
ＭＯＳＦＥＴ（金属酸化物半導体型電界効果トランジス
タ。この明細書では、ＭＯＳＦＥＴをして絶縁ゲート型
電界効果トランジスタの総称とする）集積回路の製造技
術によって、単結晶シリコンのような１個の半導体基板
面上に形成される。

【００１０】図１において、この実施例のスタティック
型ＲＡＭは、そのレイアウト所要面積の大半を占めて配
置されるメモリアレイＭＡＲＹを基本構成要素とする。
メモリアレイＭＡＲＹは、図の水平方向に平行して配置
される図示されない所定数のワード線と、図の垂直方向
に平行して配置される図示されない所定数組の相補ビッ
ト線とを含む。これらのワード線及び相補ビット線の交
点には、それぞれ一対のＣＭＯＳインバータが交差結合
されてなるラッチ回路を中心とする図示されない多数の
スタティック型メモリセルが格子状に配置される。

【００１１】メモリアレイＭＡＲＹを構成するワード線
は、その左方においてロウアドレスデコーダＲＤに結合
され、択一的に選択状態とされる。ロウアドレスデコー
ダＲＤには、ロウアドレスバッファＲＢからｉ＋１ビッ
トの内部Ｘアドレス信号ｘ０〜ｘｉが供給されるととも
に、後述するイネーブルパルス発生回路ＰＧからイネー
ブルパルスＥＮＰが供給され、さらに後述するタイミン
グ発生回路ＴＧから内部メモリイネーブル信号ＭＥが供
給される。ロウアドレスバッファＲＢには、論理集積回
路装置の前段のアクセスユニットからアドレス入力端子
ＡＸ０〜ＡＸｉを介してｉ＋１ビットのＸアドレス信号
ＡＸ０〜ＡＸｉが供給される。

【００１２】ロウアドレスバッファＲＢは、スタティッ
ク型ＲＡＭが選択状態とされるとき前段のアクセスユニ
ットからアドレス入力端子ＡＸ０〜ＡＸｉを介して供給
されるＸアドレス信号ＡＸ０〜ＡＸｉを取り込み、保持
するとともに、これらのＸアドレス信号をもとにそれぞ
れ非反転及び反転信号からなる内部Ｘアドレス信号ｘ０
〜ｘｉを形成し、ロウアドレスデコーダＲＤに供給す
る。また、ロウアドレスデコーダＲＤは、イネーブルパ
ルスＥＮＰ及び内部メモリイネーブル信号ＭＥがともに
ハイレベルとされることで選択的に動作状態となり、ロ
ウアドレスバッファＲＢから供給される内部Ｘアドレス
信号ｘ０〜ｘｉをデコードして、メモリアレイＭＡＲＹ
の対応するワード線を択一的に選択レベルとする。

【００１３】この実施例において、イネーブルパルス発
生回路ＰＧからロウアドレスデコーダＲＤに供給される
イネーブルパルスＥＮＰのパルス幅は、例えば数ｎｓ
（ナノ秒）程度の短いものとされ、指定アドレスに対す
る記憶データの書き込み動作又は読み出し動作も、この
間に終了する。これにより、スタティック型ＲＡＭのリ
カバリータイムが短縮され、そのサイクルタイムが高速
化されるとともに、これを搭載する論理集積回路装置の
マシンサイクルが高速化される。

【００１４】次に、メモリアレイＭＡＲＹを構成する相
補ビット線は、その下方においてカラムスイッチＣＳに
結合され、これを介して実質８組ずつ選択的にライトア
ンプＷＡ又はリードアンプＲＡに接続される。カラムス
イッチＣＳには、カラムアドレスデコーダＣＤから所定
ビットのビット線選択信号が供給される。また、カラム
アドレスデコーダＣＤには、カラムアドレスバッファＣ
Ｂからｊ＋１ビットの内部Ｙアドレス信号ｙ０〜ｙｊが
供給されるとともに、イネーブルパルス発生回路ＰＧか
ら前記イネーブルパルスＥＮＰが供給され、さらにタイ
ミング発生回路ＴＧから前記内部メモリイネーブル信号
ＭＥが供給される。

【００１５】ライトアンプＷＡ及びリードアンプＲＡ
は、ライトデータバスＷＤＢ０〜ＷＤＢ７ならびにリー
ドデータバスＲＤＢ０〜ＲＤＢ７の各ビットに対応して
設けられる実質８個の単位回路をそれぞれ備える。この
うち、ライトアンプＷＡの各単位回路の入力端子は、ラ
イトデータバスＷＤＢ０〜ＷＤＢ７からデータ入力制御
回路ＩＣを介してデータ入力バッファＩＢの対応する単
位回路の出力端子に結合され、リードアンプＲＡの各単
位回路の出力端子は、リードデータバスＲＤＢ０〜ＲＤ
Ｂ７からデータ比較回路ＤＣを介してデータ出力バッフ
ァＯＢの対応する単位回路の入力端子に結合される。デ
ータ入力バッファＩＢの各単位回路の入力端子及びデー
タ出力バッファＯＢの各単位回路の出力端子は、対応す
るデータ入出力端子ＩＯ０〜ＩＯ７にそれぞれ共通結合
される。

【００１６】データ入力制御回路ＩＣには、さらに、後
述するパルス幅制御回路ＰＷＣから８ビットのテストデ
ータＴＤ０〜ＴＤ７が供給される。また、データ比較回
路ＤＣの出力信号たるデータ一致信号ＤＭ（第１の内部
信号）は、パルス幅制御回路ＰＷＣに供給される。デー
タ入力バッファＩＢの各単位回路には、タイミング発生
回路ＴＧから入力制御信号ＤＩＣが共通に供給され、デ
ータ出力バッファＯＢの各単位回路には、出力制御信号
ＤＯＣが共通に供給される。

【００１７】カラムアドレスバッファＣＢは、スタティ
ック型ＲＡＭが選択状態とされるとき、前段のアクセス
ユニットからアドレス入力端子ＡＹ０〜ＡＹｊを介して
入力されるＹアドレス信号ＡＹ０〜ＡＹｊを取り込み、
保持するとともに、これらのＹアドレス信号をもとにそ
れぞれ非反転及び反転信号からなる内部Ｙアドレス信号
ｙ０〜ｙｊを形成して、カラムアドレスデコーダＣＤに
供給する。

【００１８】カラムアドレスデコーダＣＤは、イネーブ
ルパルスＥＮＰ及び内部メモリイネーブル信号ＭＥがと
もにハイレベルとされることで選択的に動作状態とな
り、内部Ｙアドレス信号ｙ０〜ｙｊをデコードして、カ
ラムスイッチＣＳに対するビット線選択信号の対応する
ビットを択一的にハイレベルとする。このとき、カラム
スイッチＣＳは、メモリアレイＭＡＲＹのハイレベルの
ビット線選択信号に対応する８組の相補ビット線とライ
トアンプＷＡの各単位回路の出力端子又はリードアンプ
ＲＡの各単位回路の入力端子との間を選択的に接続状態
とする。

【００１９】この実施例において、イネーブルパルス発
生回路ＰＧからカラムアドレスデコーダＣＤに供給され
るイネーブルパルスＥＮＰのパルス幅は、前述のよう
に、数ｎｓ程度の短いものとされ、指定アドレスに対す
る記憶データの書き込み動作又は読み出し動作も、この
間に終了する。これにより、スタティック型ＲＡＭのリ
カバリータイムが短縮され、そのサイクルタイムが高速
化されるとともに、これを搭載する論理集積回路装置の
マシンサイクルが高速化される。

【００２０】データ入力バッファＩＢの各単位回路は、
スタティック型ＲＡＭが書き込みモードで選択状態とさ
れるとき、内部制御信号ＤＩＣのハイレベルを受けて選
択的に動作状態となり、前段のアクセスユニットからデ
ータ入出力端子ＩＯ０〜ＩＯ７を介して供給される書き
込みデータを取り込み、データ入力制御回路ＩＣからラ
イトデータバスＷＤＢ０〜ＷＤＢ７を介してライトアン
プＷＡの対応する単位回路に伝達する。このとき、ライ
トアンプＷＡの各単位回路は、図示されない内部制御信
号ＷＣに従って選択的に動作状態となり、ライトデータ
バスＷＤＢ０〜ＷＤＢ７を介して入力される書き込みデ
ータを所定の相補書き込み信号として、メモリアレイＭ
ＡＲＹの８個の選択メモリセルに書き込む。

【００２１】なお、データ入力制御回路ＩＣは、スタテ
ィック型ＲＡＭが後述するテストモードとされるとき、
パルス幅制御回路ＰＷＣから供給されるテストデータＴ
Ｄ０〜ＴＤ７を書き込みデータとして選択し、ライトデ
ータバスＷＤＢ０〜ＷＤＢ７を介してライトアンプＷＡ
に伝達する。これらのテストデータは、データ比較回路
ＤＣにも伝達され、そのテストデータ比較動作に供され
る。

【００２２】一方、リードアンプＲＡの各単位回路は、
スタティック型ＲＡＭが読み出しモードで選択状態とさ
れるとき、メモリアレイＭＡＲＹの８個の選択メモリセ
ルから対応する相補ビット線を介して出力される読み出
し信号を増幅した後、リードデータバスＲＤＢ０〜ＲＤ
Ｂ７からデータ比較回路ＤＣを介してデータ出力バッフ
ァＯＢの対応する単位回路に伝達する。このとき、デー
タ出力バッファＯＢの各単位回路は、内部制御信号ＤＯ
Ｃのハイレベルを受けて選択的に動作状態となり、リー
ドアンプＲＡから出力される読み出しデータを、データ
入出力端子ＩＯ０〜ＩＯ７を介して前段のアクセスユニ
ットに出力する。

【００２３】なお、データ比較回路ＤＣは、スタティッ
ク型ＲＡＭが上記テストモードとされるとき、データ入
力制御回路ＩＣから伝達されるテストデータＴＤ０〜Ｔ
Ｄ７と、メモリアレイＭＡＲＹの選択メモリセルから読
み出されるテストデータとをビットごとに比較照合し、
両データが全ビット一致するとき、その出力信号たるデ
ータ一致信号ＤＭを選択的に有効レベルつまりハイレベ
ルとする。

【００２４】この実施例において、スタティック型ＲＡ
Ｍは、さらに、電源投入時、パワーオンリセット信号Ｐ
ＯＲＳを所定期間、つまりスタティック型ＲＡＭの各部
が動作可能な状態となるまでの間、選択的に有効レベル
とするパワーオンリセット回路ＰＯＲを備える。また、
イネーブルパルスＥＮＰのパルス幅を関連回路、つまり
メモリアレイＭＡＲＹ，ロウアドレスデコーダＲＤ，カ
ラムアドレスデコーダＣＤ，カラムスイッチＣＳならび
にライトアンプＷＡ及びリードアンプＲＡ等の動作特性
に合わせて最適化するためのテストモードを備え、その
ためのパルス幅制御回路ＰＷＣと上記データ比較回路Ｄ
Ｃとを備える。

【００２５】パルス幅制御回路ＰＷＣには、パワーオン
リセット回路ＰＯＲからパワーオンリセット信号ＰＯＲ
Ｓが供給されるとともに、データ比較回路ＤＣからデー
タ一致信号ＤＭが供給され、その出力信号たるテストメ
モリイネーブル信号ＴＭＳＢ（ここで、それが有効とさ
れるときロウレベルとされるいわゆる反転信号等につい
ては、その名称の末尾にＢを付して表す。以下同様）な
らびにｋ＋１ビットの遅延制御信号ＤＣ０〜ＤＣｋは、
イネーブルパルス発生回路ＰＧに供給される。イネーブ
ルパルス発生回路ＰＧには、さらに、タイミング発生回
路ＴＧから内部クロック信号ＩＣＬＫ（第２の内部信
号）及び内部メモリイネーブル信号ＭＥが供給され、そ
の出力信号は前記イネーブルパルスＥＮＰとなる。

【００２６】パワーオンリセット回路ＰＯＲは、電源投
入時、スタティック型ＲＡＭの各部が動作可能な状態と
されるまでの間、その出力信号たるパワーオンリセット
信号ＰＯＲＳを選択的に有効レベルつまりハイレベルと
する。また、パルス幅制御回路ＰＷＣは、特に制限され
ないが、パワーオンリセット信号ＰＯＲＳの有効レベル
から無効レベルつまりロウレベルへの変化を受けて選択
的に動作状態となり、前記テストモードに必要なテスト
データＴＤ０〜ＴＤ７を所定のパターンで生成するとと
もに、テストメモリイネーブル信号ＴＭＳＢならびに遅
延制御信号ＤＣ０〜ＤＣｋを生成し、イネーブルパルス
発生回路ＰＧに供給する。

【００２７】イネーブルパルス発生回路ＰＧは、内部メ
モリイネーブル信号ＭＥのハイレベルを受けて実質選択
的に動作状態となり、内部クロック信号ＩＣＬＫをもと
に所定のパルス幅を有するイネーブルパルスＥＮＰを生
成して、ロウアドレスデコーダＲＤ及びカラムアドレス
デコーダＣＤ等に供給する。

【００２８】データ比較回路ＤＣは、パワーオンリセッ
ト信号ＰＯＲＳのハイレベルからロウレベルへの変化を
受けて上記テストモードが実施される間、メモリアレイ
ＭＡＲＹの８個の選択メモリセルからカラムスイッチＣ
Ｓ，リードアンプＲＡならびにリードデータバスＲＤＢ
０〜ＲＤＢ７を介して読み出されるテストデータと、パ
ルス幅制御回路ＰＷＣからデータ入力制御回路ＩＣを介
して供給されるテストデータＴＤ０〜ＴＤ７とをビット
ごとに比較照合する。その結果、両テストデータが全ビ
ット一致するとき、言い換えるならばスタティック型Ｒ
ＡＭの各回路が正常に動作し、メモリアレイＭＡＲＹの
８個の選択メモリセルから読み出されたテストデータに
異常がないとき、その出力信号たるデータ一致信号ＤＭ
を選択的にハイレベルとし、両テストデータのいずれか
のビットが一致しないとき、データ一致信号ＤＭを無効
レベルつまりロウレベルのままとする。

【００２９】この実施例において、パルス幅制御回路Ｐ
ＷＣは、その各ビットの出力信号が上記遅延制御信号Ｄ
Ｃ０〜ＤＣｋとなるｋ＋１ビットのカウンタを含む。こ
のカウンタは、特に制限されないが、パワーオンリセッ
ト信号ＰＯＲＳのハイレベルからロウレベルへの変化を
受けて上記テストモードが開始される当初、その計数値
が最大となるべくプリセットされるとともに、データ比
較回路ＤＣから供給されるデータ一致信号ＤＭの有効レ
ベルつまりハイレベルを受けて選択的にカウントダウン
される。そして、データ一致信号ＤＭが無効レベルつま
りロウレベルとなった時点で一つカウントアップされた
後、その計数値が固定される。

【００３０】一方、イネーブルパルス発生回路ＰＧは、
その内部クロック信号ＩＣＬＫに対する遅延時間がパル
ス幅制御回路ＰＷＣから供給される遅延制御信号ＤＣ０
〜ＤＣｋに従って選択的に切り換えられる可変遅延回路
を含み、内部クロック信号ＩＣＬＫと、内部クロック信
号ＩＣＬＫの可変遅延回路による反転遅延信号の論理積
信号として、上記イネーブルパルスＥＮＰを生成する。

【００３１】前述のように、その各ビットの出力信号が
遅延制御信号ＤＣ０〜ＤＣｋとなるパルス幅制御回路Ｐ
ＷＣのカウンタは、テストモードが開始される当初、そ
の計数値が最大となるべくプリセットとされる。このと
き、カウンタの出力信号たる遅延制御信号ＤＣ０〜ＤＣ
ｋの各ビットは、ともに論理“１”つまりハイレベルと
され、これを受けて可変遅延回路の遅延時間は最大とな
って、イネーブルパルスＥＮＰのパルス幅は最大値とな
る。これにより、スタティック型ＲＡＭの関連回路は、
充分なマージンをもって動作することが可能となり、正
常に動作できるため、データ比較回路ＤＣの出力信号た
るデータ一致信号ＤＭは、テスト結果が正常であること
を示す有効レベルつまりハイレベルとされる。

【００３２】パルス幅制御回路ＰＷＣでは、データ一致
信号ＤＭのハイレベルを受けてカウンタがカウントダウ
ンされ、データ一致信号ＤＭが無効レベルつまりロウレ
ベルに変化されるまでの間、言い換えるならばイネーブ
ルパルスＥＮＰのパルス幅が関連回路の動作限界に達す
るまでの間、カウンタのカウントダウンが繰り返され
る。そして、データ一致信号ＤＭがロウレベルに変化さ
れると、パルス幅制御回路ＰＷＣのカウンタが一つだけ
カウントアップされ、固定される。この結果、イネーブ
ルパルスＥＮＰのパルス幅は、関連回路の動作限界に最
も近い最小値となり、これによってスタティック型ＲＡ
Ｍのサイクルタイムが高速化され、これを含む論理集積
回路装置のマシンサイクルが高速化されるものとなる。

【００３３】なお、パルス幅制御回路ＰＷＣ及びイネー
ブルパルス発生回路ＰＧの具体的構成及び動作ならびに
その特徴については、後で詳細に説明する。

【００３４】タイミング発生回路ＴＧは、前段のアクセ
スユニットから供給されるクロック信号ＣＬＫ，メモリ
イネーブル信号ＭＥＮならびにリードライト信号Ｒ／Ｗ
をもとに、前記各種の内部制御信号を選択的に生成し、
各部に供給する。

【００３５】図２には、図１のスタティック型ＲＡＭに
含まれるパルス幅制御回路ＰＷＣ及びイネーブルパルス
発生回路ＰＧの一実施例の回路ブロック図が示されてい
る。また、図３には、図２のパルス幅制御回路ＰＷＣの
一実施例の処理フロー図が示され、図４には、図２のパ
ルス幅制御回路ＰＷＣ及びイネーブルパルス発生回路Ｐ
Ｇの電源投入時における一実施例の信号波形図が示され
ている。これらの図をもとに、パルス幅制御回路ＰＷＣ
及びイネーブルパルス発生回路ＰＧの具体的構成及び動
作ならびにその特徴について説明する。

【００３６】なお、図４では、煩雑となるのを防ぐた
め、テストモードが開始されてから二つ目のサイクルｃ
ｙ．３で、データ比較回路ＤＣの出力信号たるデータ一
致信号ＤＭが有効レベルからロウレベルに変化されるも
のとした。

【００３７】図２において、イネーブルパルス発生回路
ＰＧは、特に制限されないが、その第２の入力端子（こ
こで、例えばナンドゲートＮＡ２の上側の端子から順
に、第１ないし第３の入力端子と称する。以下同様）に
内部クロック信号ＩＣＬＫを受けるナンドゲートＮＡ２
と、その入力端子に内部クロック信号ＩＣＬＫを受ける
可変遅延回路ＶＤＬとを含む。ナンドゲートＮＡ２の第
１の入力端子には、ナンドゲートＮＡ１の出力信号が供
給され、その第３の入力端子には、内部クロック信号Ｉ
ＣＬＫの可変遅延回路ＶＤＬによる反転遅延信号つまり
遅延内部クロック信号ＩＣＤＢが供給される。また、ナ
ンドゲートＮＡ１の第１の入力端子には、内部メモリイ
ネーブル信号ＭＥのインバータＶ１による反転信号が供
給され、その第２の入力端子には、パルス幅制御回路Ｐ
ＷＣからテストメモリイネーブル信号ＴＭＳＢが供給さ
れる。ナンドゲートＮＡ２の出力信号は、インバータＶ
２によって論理反転された後、イネーブルパルスＥＮＰ
となる。

【００３８】イネーブルパルス発生回路ＰＧの可変遅延
回路ＶＤＬには、パルス幅制御回路ＰＷＣのカウンタＣ
ＴＲからｋ＋１ビットの遅延制御信号ＤＣ０〜ＤＣｋが
供給され、その内部クロック信号ＩＣＬＫに対する遅延
時間は、パルス幅制御回路ＰＷＣから供給される遅延制
御信号ＤＣ０〜ＤＣｋの論理値に応じて選択的に、かつ
２の（ｋ＋１）乗段階で比較的細かに切り換えられる。

【００３９】一方、パルス幅制御回路ＰＷＣは、特に制
限されないが、パワーオンリセット回路ＰＯＲの出力信
号たるパワーオンリセット信号ＰＯＲＳ及びデータ比較
回路ＤＣの出力信号たるデータ一致信号ＤＭを受ける制
御回路ＣＴＬと、ｋ＋１ビットのアップダウンカウンタ
からなるカウンタＣＴＲと、テストパターン生成回路Ｔ
ＰＴＧとを含む。このうち、カウンタＣＴＲには、制御
回路ＣＴＬからカウンタプリセット信号ＰＳ，カウント
ダウン信号ＣＤならびにカウントアップ信号ＣＵが供給
され、その各ビットの出力信号は、前記遅延制御信号Ｄ
Ｃ０〜ＤＣｋとしてイネーブルパルス発生回路ＰＧの可
変遅延回路ＶＤＬに供給される。また、テストパターン
生成回路ＴＰＴＧには、制御回路ＣＴＬからテストパタ
ーン更新信号ＰＴＲが供給され、その出力信号は、前記
テストデータＴＤ０〜ＴＤ７としてデータ入力制御回路
ＩＣ及びデータ比較回路ＤＣに供給される。

【００４０】ここで、内部メモリイネーブル信号ＭＥ
は、起動制御信号たるメモリイネーブル信号ＭＥＮのハ
イレベルを受けてスタティック型ＲＡＭが選択状態とさ
れるとき、選択的に有効レベルつまりハイレベルとされ
る。また、内部クロック信号ＩＣＬＫは、クロック信号
ＣＬＫをもとに生成され、例えば約５０％のデューティ
を有するパルス信号とされる。さらに、データ一致信号
ＤＭは、前述のように、データ比較回路ＤＣによるテス
トデータの比較結果が正常とされるとき選択的に有効レ
ベルつまりハイレベルとされ、パワーオンリセット信号
ＰＯＲＳは、電源が投入されてからスタティック型ＲＡ
Ｍの各部の動作可能な状態となるまでの間一時的に有効
レベルつまりハイレベルとされる。

【００４１】言うまでもなく、イネーブルパルス発生回
路ＰＧのナンドゲートＮＡ２の出力信号は、ナンドゲー
トＮＡ１の出力信号がハイレベルとされ、内部クロック
信号ＩＣＬＫがハイレベルとされ、かつ可変遅延回路Ｖ
ＤＬの反転遅延信号つまり遅延内部クロック信号ＩＣＤ
Ｂがハイレベルとされるとき、選択的にロウレベルとさ
れ、これを受けてイネーブルパルスＥＮＰが選択的にハ
イレベルとされる。また、ナンドゲートＮＡ１の出力信
号は、内部メモリイネーブル信号ＭＥがハイレベルとさ
れ、あるいはテストメモリイネーブル信号ＴＭＳＢがロ
ウレベルとされるとき、選択的にハイレベルとされ、遅
延内部クロック信号ＩＣＤＢは、内部クロック信号ＩＣ
ＬＫがハイレベルとされてから可変遅延回路ＶＤＬの遅
延時間が経過した時点で、選択的にハイレベルとされ
る。

【００４２】スタティック型ＲＡＭの電源投入時、パル
ス幅制御回路ＰＷＣの制御回路ＣＴＬは、図３に示され
るように、まずステップＳＴ１により、パワーオンリセ
ット信号ＰＯＲＳが有効レベルつまりハイレベル（Ｈ）
から無効レベルつまりロウレベル（Ｌ）に変化されるの
を待つ。このとき、メモリイネーブル信号ＭＥＮは、図
４のサイクルｃｙ．０に例示されるように、ロウレベル
とされ、これを受けて内部メモリイネーブル信号ＭＥも
ロウレベルとされる。また、パルス幅制御回路ＰＷＣの
カウンタＣＴＲの出力信号たる遅延制御信号ＤＣ０〜Ｄ
Ｃｋは不確定値とされ、イネーブルパルス発生回路ＰＧ
の可変遅延回路ＶＤＬの出力信号たる遅延内部クロック
信号ＩＣＤＢも、内部クロック信号ＩＣＬＫに従って生
成されるが、テストメモリイネーブル信号ＴＭＳＢが無
効レベルつまりハイレベルとされるため、イネーブルパ
ルスＥＮＰは生成されない。

【００４３】電源投入から所定の時間が経過し、パワー
オンリセット信号ＰＯＲＳがロウレベルに変化される
と、パルス幅制御回路ＰＷＣの制御回路ＣＴＬは、図３
のステップＳＴ２により、カウンタプリセット信号ＰＳ
を一時的に有効レベルつまりハイレベルとするととも
に、所定時間が経過した時点で、テストメモリイネーブ
ル信号ＴＭＳＢを有効レベルつまりロウレベルに変化さ
せる。

【００４４】パルス幅制御回路ＰＷＣのカウンタＣＴＲ
では、例えばカウンタプリセット信号ＰＳの立ち下がり
エッジを受けて、その計数値（ＣＴＲ）が最大値Ｃｍａ
ｘとなるべくプリセットされる。このため、イネーブル
パルス発生回路ＰＧの可変遅延回路ＶＤＬの内部クロッ
ク信号ＩＣＬＫに対する遅延時間は、図４のサイクルｃ
ｙ．１に例示されるように、最大値Ｔ１となる。また、
イネーブルパルス発生回路ＰＧでは、テストメモリイネ
ーブル信号ＴＭＳＢのロウレベルを受けて、ナンドゲー
トＮＡ１の出力信号がハイレベルとなり、内部クロック
信号ＩＣＬＫと可変遅延回路ＶＤＬの出力信号たる遅延
内部クロック信号ＩＣＤＢがともにハイレベルとされる
間、すなわち可変遅延回路ＶＤＬの遅延時間Ｔ１に相当
する期間だけイネーブルパルスＥＮＰがハイレベルとさ
れる。言うまでもなく、イネーブルパルスＥＮＰがハイ
レベルとされる期間Ｔ１は、イネーブルパルスＥＮＰの
パルス幅Ｔｐｗに相当し、その大きさは最大値Ｔｍａｘ
となる。

【００４５】前述のように、イネーブルパルスＥＮＰの
パルス幅Ｔｐｗが最大値Ｔｍａｘとされるとき、スタテ
ィック型ＲＡＭの各関連回路の動作マージンは充分に大
きくされる。このため、パルス幅制御回路ＰＷＣのテス
トパターン生成回路ＴＰＴＧから出力されるテストデー
タＴＤ０〜ＴＤ７をもとに、ステップＳＴ３により行わ
れるライト・リードテスト（書き込み・読み出し試験）
は正常に終了し、次のステップＳＴ４で行われるテスト
結果の判定では、データ比較回路ＤＣから出力されるデ
ータ一致信号ＤＭは有効レベルつまりハイレベルとな
る。

【００４６】パルス幅制御回路ＰＷＣの制御回路ＣＴＬ
は、図４の内部クロック信号ＩＣＬＫのサイクルｃｙ．
１の立ち下がりエッジで、データ一致信号ＤＭがハイレ
ベルであることを識別し、図３のステップＳＴ５により
カウントダウン信号ＣＤを一時的にハイレベルとする。
そして、このカウントダウン信号ＣＤの立ち下がりエッ
ジを受けて、パルス幅制御回路ＰＷＣのカウンタＣＴＲ
が一つカウントダウンされ、その計数値がＣｍａｘ−１
となって、可変遅延回路ＶＤＬの内部クロック信号ＩＣ
ＬＫに対する遅延時間が２番目に長い時間Ｔ２となる。

【００４７】図３のステップＳＴ５によるカウンタＣＴ
Ｒのカウントダウン動作を終えたパルス幅制御回路ＰＷ
Ｃの制御回路ＣＴＬは、テストパターン生成回路ＴＰＴ
Ｇに対するテストパターン更新信号ＰＴＲを一時的にハ
イレベルとして、テストデータＴＤ０〜ＴＤ７を更新さ
せる。そして、ステップＳＴ３により、新しいテストデ
ータＴＤ０〜ＴＤ７によるライト・リードテストを実行
した後、ステップＳＴ４により、データ一致信号ＤＭを
もとに、テスト結果の判定を行う。

【００４８】図４のサイクルｃｙ．２における上記テス
ト結果の判定は、データ一致信号ＤＭがハイレベルであ
るため正常であると確認されるが、カウンタＣＴＲの計
数値がＣｍａｘ−２とされるサイクルｃｙ．３でのテス
ト結果の判定は、データ一致信号ＤＭがロウレベルであ
るため、異常と判定される。このため、制御回路ＣＴＬ
は、カウントダウン信号ＣＤの生成を停止してカウント
アップ信号ＣＵを１回だけ一時的にハイレベルとすると
ともに、テストメモリイネーブル信号ＴＭＳＢをハイレ
ベルの無効レベルとする。これにより、パルス幅制御回
路ＰＷＣのカウンタＣＴＲの計数値は、直前の計数値Ｃ
ｍａｘ−１に戻され、イネーブルパルス発生回路ＰＧの
可変遅延回路ＶＤＬの遅延時間もＴ２に戻される。

【００４９】以上のことから、パルス幅制御回路ＰＷＣ
のカウンタＣＴＲの計数値が、スタティック型ＲＡＭの
関連回路の動作限界に最も近い値Ｃｆｉｘに最適化され
るとともに、イネーブルパルス発生回路ＰＧの可変遅延
回路ＶＤＬの遅延時間、つまりはイネーブルパルスＥＮ
Ｐのパルス幅Ｔｐｗが、同様にスタティック型ＲＡＭの
関連回路の動作限界に最も近い値Ｔｆｉｘに最適化され
る。この結果、スタティック型ＲＡＭのサイクルタイム
が関連回路の動作限界に最も近い値まで高速化され、論
理集積回路装置のマシンサイクルが高速化されるものと
なる。

【００５０】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、（１）論理集積回路装置にマクロセルとして搭載され、
ワード線パルス駆動方式をとるスタティック型ＲＡＭ等
において、アドレス選択回路となるロウアドレスデコー
ダ及びカラムアドレスデコーダ等を所定期間だけパルス
状に動作状態とするためのイネーブルパルスを、クロッ
ク信号をもとに生成される内部クロック信号と、その可
変遅延回路による反転遅延信号との実質的な論理積信号
として生成するとともに、指定ワード線に結合されたメ
モリセルに書き込まれ、読み出されるテストデータの正
常性を判定して、その結果が正常であるときデータ一致
信号を選択的に有効レベルとするデータ比較回路と、デ
ータ一致信号の有効レベルを受けて選択的にカウントダ
ウンされるカウンタを含み、その出力信号として所定ビ
ットの遅延制御信号を生成するパルス幅制御回路とを設
け、可変遅延回路の内部クロック信号に対する遅延時間
を遅延制御信号に従って選択的に切り換えうる構成とし
て、スタティック型ＲＡＭ等に、指定ワード線をパルス
状に選択状態とする期間を、関連回路の動作特性に応じ
て自律的に最適化しうる機能を持たせることで、イネー
ブルパルスのパルス幅を、関連回路の動作限界まで充分
にかつ自律的に短縮し、最適化することができるという
効果が得られる。

【００５１】（２）上記（１）項により、スタティック
型ＲＡＭ等のサイクルタイムを関連回路の動作限界近く
まで高速化できるという効果が得られる。（３）上記（１）項及び（２）項により、スタティック
型ＲＡＭを搭載するマイクロプロセッサ等のマシンサイ
クルを高速化できるという効果が得られる。

【００５２】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、メモリアレイＭＡＲＹは、任意数の
冗長素子を含むことができるし、その周辺回路を含めて
任意数のメモリマット又はサブアレイに分割することが
できる。また、スタティック型ＲＡＭは、例えば×１６
ビット又は×３２ビット等、任意のビット構成を採りう
る。パルス幅制御回路ＰＷＣは、イネーブルパルス発生
回路ＰＧの一部として一体化することができる。さら
に、スタティック型ＲＡＭのブロック構成や起動制御信
号，各制御信号ならびにアドレス信号の名称及び組み合
わせならびに有効レベル等は、種々の実施形態を採りう
る。

【００５３】図２において、イネーブルパルス発生回路
ＰＧの論理構成は、その基本的条件が満たされる限り種
々の実施形態をとりうる。また、パルス幅制御回路ＰＷ
ＣのカウンタＣＴＲは、例えば前後にシフト可能なシフ
トレジスタに置き換えることができるし、その具体的構
成は各種考えられよう。

【００５４】図３において、パルス幅制御回路ＰＷＣ
は、パワーオンリセット回路ＰＯＲの出力信号たるパワ
ーオンリセット信号ＰＯＲＳが無効レベルとされる以前
に、つまりパワーオンリセット信号ＰＯＲＳが有効レベ
ルとされてから所定時間が経過した時点でテストモード
を開始するようにしてもよい。また、この実施例では、
データ一致信号ＤＭがロウレベルに変化した時点で、パ
ルス幅制御回路ＰＷＣのカウンタＣＴＲを一つだけカウ
ントアップしているが、例えばイネーブルパルス発生回
路ＰＧの動作特性に応じて複数回カウントアップした後
固定してもよい。パルス幅制御回路ＰＷＣによるパルス
幅設定手順は、例えば、カウンタＣＴＲの計数値を最小
値にプリセットした後、テスト結果が正常となるまでカ
ウントアップする方法をとる等、種々の実施形態をとり
うる。図４において、各信号の絶対的なレベル及び時間
関係は、本発明の主旨に何ら影響を与えない。

【００５５】本実施例では、パワーオンリセット信号Ｐ
ＯＲＳに従ってパルス幅制御回路ＰＷＣによるパルス幅
制御を実施するようにしているが、このパルス幅制御
は、例えば製品出荷前の所定の試験工程で実施し、その
結果をヒューズ等によって保持するようにしてもよい。
また、スタティック型ＲＡＭを搭載する論理集積回路装
置がＢＩＳＴ回路等による自己診断機能を有する場合、
パルス幅制御を通常動作の合間をぬってダイナミックに
実施するようにしてもよい。この場合、パルス幅制御回
路ＰＷＣは、ＢＩＳＴ回路に含まれるものとしてよい。

【００５６】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるマイ
クロプロセッサ等の論理集積回路装置にマクロセルとし
て搭載されるスタティック型ＲＡＭに適用した場合につ
いて説明したが、それに限定されるものではなく、例え
ば、スタティック型ＲＡＭとして単体で形成されるもの
や、ワード線パルス駆動方式をとる他の各種のメモリ集
積回路装置ならびにこれを含むシングルチップマイクロ
コンピュータ等にも適用できる。この発明は、少なくと
もワード線パルス駆動方式をとる半導体記憶装置ならび
にこのような半導体記憶装置を含む装置又はシステムに
広く適用できる。

【００５７】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、マイクロプロセッサ等にマ
クロセルとして搭載され、ワード線パルス駆動方式をと
るスタティック型ＲＡＭ等の半導体記憶装置において、
アドレス選択回路となるロウアドレスデコーダ及びカラ
ムアドレスデコーダ等を所定期間だけパルス状に動作状
態とするためのイネーブルパルスを、クロック信号をも
とに生成される内部クロック信号と、その可変遅延回路
による反転遅延信号との実質的な論理積信号として生成
するとともに、指定ワード線に結合されたメモリセルに
書き込まれ、読み出されるテストデータの正常性を判定
して、その結果が正常であるときデータ一致信号を選択
的に有効レベルとするデータ比較回路と、データ一致信
号の有効レベルを受けて選択的にカウントダウンされる
カウンタを含み、その出力信号として所定ビットの遅延
制御信号を生成するパルス幅制御回路とを設け、可変遅
延回路の内部クロック信号に対する遅延時間を遅延制御
信号に従って選択的に切り換えうる構成として、スタテ
ィック型ＲＡＭ等に、指定ワード線をパルス状に選択状
態とする期間を、関連回路の動作特性に応じて自律的に
最適化しうる機能を持たせる。

【００５８】これにより、イネーブルパルスのパルス幅
を、関連回路の動作限界近くまで充分にかつ自律的に短
縮し、最適化することができる。この結果、スタティッ
ク型ＲＡＭ等のサイクルタイムを高速化し、これをマク
ロセルとして搭載するマイクロプロセッサ等のマシンサ
イクルを高速化することができる。

【図面の簡単な説明】

【図１】この発明が適用されたスタティック型ＲＡＭの
一実施例を示すブロック図である。

【図２】図１のスタティック型ＲＡＭに含まれるパルス
幅制御回路及びイネーブルパルス発生回路の一実施例を
示すブロック図である。

【図３】図２のパルス幅制御回路及びイネーブルパルス
発生回路の一実施例を示す処理フロー図である。

【図４】図２のパルス幅制御回路及びイネーブルパルス
発生回路の電源投入時における一実施例を示す信号波形
図である。

【符号の説明】

ＭＡＲＹ……メモリアレイ、ＲＤ……ロウアドレスデコ
ーダ、ＲＢ……ロウアドレスバッファ、ＣＳ……カラム
スイッチ、ＷＡ……ライトアンプ、ＲＡ……リードアン
プ、ＣＤ……カラムアドレスデコーダ、ＣＢ……カラム
アドレスバッファ、ＩＢ……データ入力バッファ、ＩＣ
……データ入力制御回路、ＤＣ……データ比較回路、Ｏ
Ｂ……データ出力バッファ、ＷＤＢ０〜ＷＤＢ７……ラ
イトデータバス、ＲＤＢ０〜ＲＤＢ７……リードデータ
バス、ＰＯＲ……パワーオンリセット回路、ＰＷＣ……
パルス幅制御回路、ＰＧ……イネーブルパルス発生回
路、ＡＸ０〜ＡＸｉ……Ｘアドレス信号又はその入力端
子、ＩＯ０〜ＩＯ７……入出力データ又はその入出力端
子、ＡＹ０〜ＡＹｊ……Ｙアドレス信号又はその入力端
子、ＣＬＫ……クロック信号、ＭＥＮ……メモリイネー
ブル信号又はその入力端子、Ｒ／Ｗ……リードライト信
号又はその入力端子、ＩＣＬＫ……内部クロック信号、
ＭＥ……内部メモリイネーブル信号、ＤＩＣ……入力制
御信号、ＤＯＣ……出力制御信号、ＤＭ……データ一致
信号、ＰＯＲＳ……パワーオンリセット信号、ＴＤ０〜
ＴＤ７……テストデータ、ＴＭＳＢ……テストメモリイ
ネーブル信号、ＤＣ０〜ＤＣｋ……遅延制御信号、ＥＮ
Ｐ……イネーブルパルス。ＣＴＬ……制御回路、ＴＰＴ
Ｇ……テストパターン生成回路、ＣＴＲ……カウンタ、
ＶＤＬ……可変遅延回路、Ｖ１〜Ｖ２……インバータ、
ＮＡ１〜ＮＡ２……ナンドゲート、ＣＤ……カウントダ
ウン信号、ＰＳ……プリセット信号、ＰＴＲ……テスト
パターン更新信号、ＩＣＤＢ……遅延内部クロック信
号。ＳＴ１〜ＳＴ６……処理ステップ、（ＣＴＲ）……
遅延カウンタ計数値、Ｃｍａｘ……カウンタ最大値、Ｃ
ｆｉｘ……カウンタ最適値、Ｔｐｗ……パルス幅、Ｔｍ
ａｘ……パルス幅最大値、Ｔｆｉｘ……パルス幅最適
値。ｃｙ．０〜ｃｙ．３……サイクル、Ｔ１〜Ｔ３……
パルス幅。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｇ１１Ｃ 11/34 Ｊ３４１ＤＦターム(参考） 5B015 HH01 HH03 HH05 JJ24 KA23 KB84 MM07 NN03 QQ18 RR01 5B018 GA03 HA32 HA33 JA04 JA12 JA21 NA03 PA03 QA13 5B048 AA19 CC02 DD05 5B060 CC02 5L106 AA02 DD08 DD12 DD22 DD25 DD32 FF08 GG03

Claims

【特許請求の範囲】

【請求項１】指定ワード線を所定期間だけ選択状態と
するワード線パルス駆動方式をとり、かつ、上記指定ワ
ード線を選択状態とする期間を、関連回路の動作特性に
応じて自律的に最適化しうることを特徴とする半導体記
憶装置。
【請求項２】請求項１において、上記半導体記憶装置は、所定のテストモードにおいて、指定ワード線に結合され
たメモリセルに書き込まれ、読み出されるテストデータ
の正常性を判定して、その結果が正常であるとき第１の
内部信号を選択的に有効レベルとするデータ比較回路
と、上記第１の内部信号の有効レベルを受けて選択的にカウ
ントダウン又はカウントアップされるカウンタを含み、
該カウンタの出力信号として所定ビットの遅延制御信号
を生成するパルス幅制御回路と、その第２の内部信号に対する遅延時間が上記遅延制御信
号に従って選択的に切り換えられる可変遅延回路を含
み、上記第２の内部信号及びその上記可変遅延回路によ
る反転遅延信号の実質的な論理積信号としてイネーブル
パルスを生成するイネーブルパルス発生回路と、上記イネーブルパルスが有効レベルとされる間、上記指
定ワード線を選択状態とするロウアドレスデコーダとを
具備するものであることを特徴とする半導体記憶装置。
【請求項３】請求項１又は請求項２において、上記半導体記憶装置は、さらに、その電源が投入されて
から各部が動作可能な状態となるまでの間、パワーオン
リセット信号を選択的に有効レベルとするパワーオンリ
セット回路を具備するものであって、上記テストモードは、上記パワーオンリセット信号が有
効レベルとされてから所定時間が経過した時点、あるい
は有効レベルから無効レベルに変化された時点で開始さ
れるものであることを特徴とする半導体記憶装置。
【請求項４】請求項１，請求項２又は請求項３におい
て、上記半導体記憶装置は、クロック信号に従って同期動作
するスタティック型ＲＡＭであって、上記第２の内部信号は、上記クロック信号をもとに生成
される内部クロック信号であることを特徴とする半導体
記憶装置。
【請求項５】請求項１，請求項２，請求項３又は請求
項４において、上記半導体記憶装置は、所定の論理集積回路装置にマク
ロセルとして搭載されるものであることを特徴とする半
導体記憶装置。