JP2014139857A - メモリシステムにおいてワード線パルス幅を適応させること - Google Patents

メモリシステムにおいてワード線パルス幅を適応させること Download PDF

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Abstract

【課題】メモリシステムにおいて使用されるワード線（ＷＬ）パルス幅を適応させるためのシステム、回路および方法を提供する。
【解決手段】関連するＷＬパルス幅を有するワード線（ＷＬ）パルスに応じて動作するメモリ２１０と、メモリとインターフェースで接続し、メモリの内部機能のセルフテストを実行するように、そしてメモリがセルフテストに合格したか、または失敗したかを示す信号を供給するように、構成されたビルトインセルフテスト（ＢＩＳＴ）ユニット２２０と、ＢＩＳＴユニットおよびメモリとインターフェースで接続し、ＢＩＳＴユニットによって供給される信号に基づいてメモリのＷＬパルス幅を調整するように構成された適応ＷＬ制御回路２４０と、を備える。
【選択図】図２

Description

優先権の主張
［３５Ｕ．Ｓ．Ｃ．§１１９の下の優先権の主張］
本特許出願は、本特許出願の譲渡人に譲渡され、かつ、参照によって明示的に本特許出願に組み込まれている、２００７年１２月１７日に出願された米国特許仮出願第６１／０１４，２５７号「APPARATUS AND METHOD FOR ADAPTING WORD LINE PULSE WIDTHS IN MEMORY SYSTEMS」の優先権を主張するものである。
開示の分野
本発明の実施形態は、メモリシステムに関する。より詳細には、本発明の実施形態は、メモリシステムにおいて使用されるワード線パルス幅を適応させることに関する。
ＣＭＯＳ技術は、より小さな寸法へと絶えず縮小されるので、プロセス制御限界ならびに基本的物理的限界に起因したプロセス変動は、増大する傾向にある。内蔵ＳＲＡＭなどの内蔵メモリは、他のデジタルロジックに比べて積極的な設計ルールと、それらの小さなサイズとのために、大きなプロセス変動の影響を特に受けやすい。プロセス変動におけるこの大きな増大に取り組むために、メモリ回路設計者は、一般的に、高いパラメータの、そして機能の歩留まりを達成するために、あまりにも保守的な設計アプローチを使用する。
例えば、設計者は、ローカル変動（各ＩＣ内）とグローバル変動（複数のＩＣの間）との両方を含めて、プロセス変動の広い範囲にわたって機能するように特定の集積回路（ＩＣ）を設計することにより、歩留まりについて性能（例えば、速度）および／または電力消費をトレードオフすることができる。これは、使用できる生産されるＩＣのより大きなパーセンテージ（すなわち、増大された歩留まり）をもたらすが、性能および／または電力消費における犠牲は、プロセス変動の全範囲の影響を受けないこれらのＩＣにおいては、実質的なものとすることができる。プロセス変動の統計的性質に起因して、実質的な性能および／または電力消費の悪化を経験するＩＣの実際の数は非常に高いものとなる可能性がある。
図１は、ワード線（ＷＬ）パルスに従ってデータを読み出す／書き込む従来のメモリシステム１００を示す概略図である。メモリシステム１００は、メモリ１１０と、ビルトインセルフテスト（built-in self-test：ＢＩＳＴ）回路１２０と、パルス幅セットモジュール１３０と、を含む。ＢＩＳＴ１２０は、メモリ１１０の内部機能のすべてまたは一部分をテストする。パルス幅セットモジュール１３０は、メモリ１１０におけるリード／ライトサイクルのために使用されるようにＷＬパルス幅を設定する。パルス幅セットモジュール１３０は、システムコントローラなどから外部のｎ−ビットコードを受け取ることができ、望ましいＷＬパルス幅を示す。
当技術分野においてよく知られているように、ＷＬパルス幅は、おのおののリードまたはライトの動作が完了するために必要とする時間の長さを決定し、これは、そのメモリの性能と電力消費との両方に直接に影響を及ぼす。一般に、増大させられたＷＬパルス幅は、より正確なリード／ライト動作を保証するが、よりゆっくりと動作し、そしてより多くの電力を必要とする。対照的に、減少させられたＷＬパルス幅は、プロセス変動の特に広い範囲にわたって、あまり正確でない可能性があるが、より高速に動作することができ、そしてより少ない電力を必要とする。したがって、望ましいＷＬパルス幅を設定することは、多くの場合にメモリ性能と歩留まりとの間の設計トレードオフである。
メモリシステム１００をインプリメントするＩＣの１バッチが、生産されるときに、メモリ性能を最適化するために、そして歩留まりを増大させるために使用される従来のポスト（post）製作技法のうちの１つは、ポスト（post）シリコンデジタルトリミングを使用することである。一般的に、ＷＬパルス幅を制御するために使用される外部デジタルコード（ＷＬパルス幅コード）は、ある種のメモリについての目標歩留まりを達成するために設定される。測定が、メモリの大きなサンプル上で実行され、そして歩留まりは、異なるＷＬパルス幅に対して決定される。最適なＷＬパルス幅は、目標歩留まりに基づいて決定され、そしてすべてのメモリについて固定される。
このアプローチは、いくつかの制限を有する。１つの制限は、ＷＬパルス幅が、極端なプロセス変動に基づいてすべてのＩＣについて固定されることである。上記に論じられるように、ＩＣのうちの、大部分ではないにせよ、多くは、そのような極端なプロセス変動を経験することはない。それ故に、大きな性能損失と追加の電力消費とは、生産されるＩＣの大部分に影響を及ぼす可能性がある。別の制限は、与えられた目標歩留まりのために最適なＷＬパルス幅の値を正確に決定するために必要とされる大きなサンプルサイズを測定するために、長いテスト時間が必要とされることである。
本発明の例示の実施形態は、メモリシステムにおいて使用されるＷＬパルス幅を適応させるためのシステム、回路、および方法を対象としている。
本発明の一実施形態は、メモリシステムを備える装置を対象にしている。メモリシステムは、関連するワード線（ＷＬ）パルス幅を有するＷＬパルスに応じて動作するメモリと、メモリとインターフェースで接続し、メモリの内部機能のセルフテストを実行するように、そしてメモリがそのセルフテストに合格したか、または失敗したかを示す信号を供給するように、構成されたビルトインセルフテスト（ＢＩＳＴ）ユニットと、ＢＩＳＴユニットおよびメモリとインターフェースで接続し、ＢＩＳＴユニットによって供給される信号に基づいてメモリのＷＬパルス幅を調整するように構成された適応ＷＬ制御回路と、を備える。
本発明の別の実施形態は、ワード線（ＷＬ）パルスに応じて動作するメモリを含むメモリシステムにおいて、ＷＬパルス幅を調整する方法を対象としている。本方法は、現在のＷＬパルス幅の下でメモリの内部機能をテストするためにメモリシステム上でセルフテストを実行することと、オンチップ適応ＷＬ制御回路を使用したセルフテストの結果に基づいてメモリのＷＬパルス幅を調整することと、を備える。
本発明の別の実施形態は、ワード線（ＷＬ）パルスに応じて動作するメモリを含むメモリシステムにおいてＷＬパルス幅を調整するための装置を対象としている。本装置は、現在のＷＬパルス幅の下でメモリの内部機能をテストするためにメモリシステム上でセルフテストを実行するための手段と、セルフテストの結果に基づいてメモリのＷＬパルス幅を調整するためのオンチップ手段と、を備える。
本発明の別の実施形態は、ワード線（ＷＬ）パルスに応じて動作するメモリを含むメモリシステムにおいてＷＬパルス幅を調整するようにプロセッサによって実行可能な命令の組を含むコンピュータ可読媒体を対象としている。コンピュータ可読媒体は、現在のＷＬパルス幅の下でメモリの内部機能をテストするためにメモリシステム上でセルフテストを実行するようにプロセッサによって実行可能な第１の組の命令と、セルフテストの結果に基づいてメモリのＷＬパルス幅を調整するようにプロセッサによって実行可能な第２の組の命令と、を備える。
図１は、ワード線（ＷＬ）パルスに従ってデータを読み出す／書き込む従来のメモリシステムを説明する概略図である。 図２は、メモリシステムを説明している。 図３は、適応ＷＬ制御ループのオペレーションを説明する流れ図である。 図４は、ｎ−ビットカウンタを使用した、図２のパルス幅コントローラの一例のインプリメンテーションを説明している。 図５は、ワイヤレス通信システムにおけるワイヤレス通信デバイスの一設計のブロック図を示している。
詳細な説明
添付図面は、本発明の実施形態の説明において助けとなるように提示され、そして実施形態の例示のためだけに提供され、そしてそれについての限定ではない。
本発明の実施形態の態様は、本発明の特定の実施形態を対象とする以下の説明および関連した図面の中で開示される。代替実施形態は、本発明の範囲を逸脱することなく案出可能である。さらに、本発明のよく知られている要素は、詳細には説明されないことになり、あるいは本発明の関連のある詳細をあいまいにしないように省略されることになる。
「例示的」という言葉は、ここにおいて「例、インスタンス、または例証としての役割を果たすこと」を意味するために使用される。ここにおいて「例示的」として説明されるどのような実施形態も、必ずしも他の実施形態よりも好ましい、または有利であるとして解釈されるべきであるとは限らない。同様に、用語「本発明の実施形態」は、本発明の必ずしもすべての実施形態が、論じられた特徴、利点、または動作のモードを含むことを必要とするとは限らない。
背景技術に論じられるように、集積回路（ＩＣ）の与えられた１バッチの中のメモリシステムについてのワード線（ＷＬ）パルス幅を最適化することに対する従来のアプローチは、全体の歩留まりを増大させるために個々のＩＣにおける性能および／または電力消費をトレードオフすることにより、プロセス変動の広い範囲を明らかにする。しかしながら、このアプローチは、一般的に、ＩＣの中のメモリシステムの大部分ではないにせよ、多くについてあまりにも保守的すぎる。全体の歩留まりを依然として維持しながら、そして潜在的に増大させながら、性能を向上させ、そして電力消費を低減させるために、本発明の実施形態は、各ＩＣについて個別にＷＬパルス幅を調整する。従来のアプローチが、ＩＣの１群についての平均の測定値に基づいて、各ＩＣにおけるＷＬパルス幅を保守的な値に制限するのに対して、本発明の実施形態は、そのＩＣによって経験される実際のプロセス変動を考慮して、性能と電力消費とを最適化するためにＷＬパルス幅が、各ＩＣに対して個別に適応させられることを可能にする。
図２は、本発明の一実施形態によるメモリシステム２００を説明している。メモリシステム２００は、背景技術において説明される従来のメモリ１００と同様に、メモリ２１０と、ビルトインセルフテスト（ＢＩＳＴ）回路２２０と、パルス幅セットモジュール２３０と、を含む。しかしながら、メモリシステム２００は、適応ＷＬパルス制御モジュール２４０と、パルス幅コントローラ２５０と、デコーダ２６０と、コード再プログラミングモジュール２７０と、を追加し、これらは、以下でさらに詳細に説明されるように、１つまたは複数のＩＣの中で各メモリについてＷＬパルス幅を個別に制御する適応ＷＬ制御ループ２８０を形成するために、メモリ２１０と、ＢＩＳＴ２２０と、パルス幅セットモジュール２３０と、を含めて、前から存在している従来のメモリシステムインフラストラクチャとインターフェースで接続する。
適応ＷＬパルス制御モジュール２４０は、一連の制御信号を使用してＢＩＳＴ２２０と、パルス幅コントローラ２５０と、コード再プログラミングモジュール２７０とに直接にインターフェースする。図２に示されるように、適応ＷＬパルス制御モジュール２４０は、システムコントローラなど（図示されず）から、ロード＿コード信号と、イネーブル信号と、ＣＬＫ信号とを受け取る。ロード＿コード信号は、初期ＷＬパルス幅コードが、ロードされるべきであることを示す。イネーブル信号は、最適ＷＬパルス幅決定プロシージャを開始するように適応ＷＬパルス制御モジュール２４０に指示する。ＣＬＫ信号は、単に適応ＷＬパルス制御モジュール２４０にシステムクロックを供給する。
適応ＷＬパルス制御モジュール２４０は、メモリ２１０上でセルフテストを実行するようにＢＩＳＴ２２０に指示するｅｎ＿ｂｉｓｔ信号をＢＩＳＴ２２０に対して送る。ｅｎ＿ｂｉｓｔは、例えば、「１」が、セルフテストを実行するようにＢＩＳＴ２２０に指示し、そして「０」が、セルフテストを実行しないようにＢＩＳＴ２２０に指示する単一ビットとして、あるいはもっと精巧なスキームを使用することにより、簡単にインプリメントされることができる。それに応じて、ＢＩＳＴ２２０は、適応ＷＬパルス制御モジュール２４０に対して合格信号と完了信号とを送る。合格信号は、メモリ２１０が、セルフテストに合格した（すなわち、メモリ２１０が、満足に使用できる）かどうか、あるいはメモリ２１０が、セルフテストに失敗した（すなわち、メモリ２１０が、満足に使用できない）かどうか、を示す。合格信号は、例えば、「１」が、「合格」を示し、そして「０」が、「失敗」を示す単一ビットとして、あるいはもっと精巧なスキームを使用することにより、簡単にインプリメントされることができる。完了信号は、ＢＩＳＴ２２０が、メモリ２１０上でセルフテストを実行することを完了していることを示す。完了信号は、例えば、「１」が、セルフテストが完了していることを示し、そして「０」が、セルフテストが完了していないことを示す単一ビットとして、あるいはもっと精巧なスキームを使用することにより、簡単にインプリメントされることができる。
適応ＷＬパルス制御モジュール２４０は、ロード信号と、アップ／ダウン信号とを送信することにより、パルス幅コントローラ２５０と通信する。ロード信号は、初期ＷＬパルス幅コードをロードするようにパルス幅コントローラ２５０に指示する。初期ＷＬパルス幅コードは、例えばシステムコントローラによってパルス幅コントローラ２５０に供給されることができる。初期ＷＬパルス幅コード値は、例えば、プロセス変動の範囲などを考慮に入れて、シミュレーションに基づいて決定されることができる。初期ＷＬパルス幅コードは、最初に最適でないこともある（すなわち、あまりにも大きすぎ、またはあまりにも小さすぎる）ＷＬパルス幅を示す可能性があるので、アップ／ダウン信号は、ＷＬパルス幅コードを初期値から増大させるように、または減少させるようにパルス幅コントローラ２５０に指示する。アップ／ダウン信号は、例えば、「１」が、ＷＬパルス幅コード値を増大させるようにパルス幅コントローラ２５０に指示し、「０」が、ＷＬパルス幅コード値を減少させるようにパルス幅コントローラ２５０に指示する単一ビットとして、あるいはもっと精巧なスキームを使用することにより、簡単にインプリメントされることができる。さらに、適応ＷＬパルス制御モジュール２４０はまた、パルス幅コントローラ２５０にクロックｃｌｋ＿ｃｏｕｔ信号を供給する。ｃｌｋ＿ｃｏｕｔ信号は、例えば、パルス幅コントローラ２５０が、ＷＬパルス幅コードを増大させること、または減少させることを容易にする、ＣＬＫ信号のダウンコンバートされたバージョンとすることができる。
適応ＷＬパルス制御モジュール２４０はまた、ＷＬパルス幅コードが、その最大値に増大されているか、あるいはその最小値に減少されているかを示すオーバーロード信号をパルス幅コントローラ２５０から受け取る。オーバーロード信号は、例えば、「１」が、最大値または最小値が到達されていることを示し、そして「０」が、最大値または最小値が到達されていないことを示す単一ビットとして、あるいは、「１０」が、最大値が到達されていることを示し、「０１」が、最小値が到達されていることを示し、そして「００」が、最大値または最小値が到達されていないことを示す２ビット信号など、もっと精巧なスキームを使用することにより、簡単にインプリメントされることができる。
最終コードが、選択されているときに、パルス幅コントローラ２５０は、その最終コードをコード再プログラミングモジュール２７０に対して出力し、そして適応ＷＬパルス制御モジュール２４０は、最適化された最終ＷＬパルス幅コードをそれに含まれるメモリへとプログラムするように指示するライト＿コード信号をコード再プログラミングモジュール２７０に対して送る。ライト＿コードは、例えば、「１」が、最終コードをプログラムするようにコード再プログラミングモジュール２７０に指示し、そして「０」が、最終コードをプログラムしないようにコード再プログラミングモジュール２７０に指示する単一ビットとして、あるいはもっと精巧なスキームを使用することにより、簡単にインプリメントされることができる。コード再プログラミングモジュール２７０は、メモリシステム１００の動的なリアルタイムの再プログラミングと、最適化された最終ＷＬパルス幅コードの恒久的な記憶とを可能にする。いくつかのアプリケーションにおいては、コード再プログラミングモジュール２７０の中のメモリは、最適化された最終ＷＬパルスコードを無期限に記憶することができる不揮発性メモリとすることができる。例えば、コード再プログラミングモジュール２７０は、ｅＦＵＳＥメモリ、または他のよく知られている任意のプログラマブル不揮発性メモリを用いてインプリメントされることができる。しかしながら、他のアプリケーションにおいては、ＩＣがパワーオンされるたびに、ＷＬパルスコードを最適化することが望ましい可能性がある。そのようなアプリケーションにおいては、揮発性メモリが、使用されることができる。
デコーダ２６０は、ＷＬパルス幅決定中にはパルス幅コントローラ２５０から、あるいはひとたびＷＬパルス幅コードが最終決定された後にはコード再プログラミングモジュール２７０から、ＷＬパルス幅コードを受け取る。ＷＬパルス幅コードは、必ずしも実際のＷＬパルス幅に対して単調な関係を有する可能性があるとは限らないので、デコーダ２６０は、各ＷＬパルス幅コードをマッピングし、または復号するために使用され、その結果、パルス幅セットモジュール２３０からの出力ＷＬパルス幅は、あらかじめ復号されたＷＬパルス幅コードと共に単調に増大する／減少する。パルス幅セットモジュール２３０は、順に、メモリ２１０から読み出すために、あるいはメモリ２１０に書き込むために使用されるＷＬパルス幅を設定する。
デコーダ２６０は、適応ＷＬ制御ループ２８０が、どのコードが単一の増大する／減少する方向に探索することにより探索されているか、について追跡することなく最適化されたコードについて可能性のあるＷＬパルス幅コードをサーチすることを可能にすることが、当業者によって理解されるであろう。しかしながら、デコーダ２６０の使用は、本発明の様々な実施形態の範囲を限定するようには意図されず、これは、代案として、どのコードがテストされているかについて追跡するために、メモリなどを使用することができる。
図３は、本発明の一実施形態による適応ＷＬ制御ループの動作を説明する流れ図である。メモリシステム２００のＷＬパルス幅を最適化する動作は、次に、図２および３を参照して、そして上記に説明される制御信号に関連して以下で説明されることになる。
本発明の実施形態によれば、各ＩＣは、それ自体のＷＬパルス幅を独立に設定する。これは、例えば、初期のパワーアップに基づいて、あるいは必要とされるときにいつでも、行われることができる。例えば、ホットキャリア効果、負バイアス温度不安定性（negative bias temperature instability：ＮＢＴＩ）効果など、よく知られている経年依存のメモリ悪化効果は、時間にわたってメモリの性能を低減させる可能性がある。それ故に、劣化したＩＣ特性の観点からメモリオペレーションを最適化するために、初期だけでなく後からも本発明の実施形態によるメモリのＷＬパルス幅を調整することが望ましいこともある。
ひとたびシステムコントローラが、イネーブル信号を使用して適応ＷＬ制御ループ２８０をイネーブルにした後に、それは、ロード＿コード信号を使用して初期ＷＬパルス幅コードをロードするように適応ＷＬパルス制御モジュール２４０に指示する。適応ＷＬパルス制御モジュール２４０は、順に、ロード信号を使用して初期ＷＬパルス幅コードをロードするようにパルス幅コントローラ２５０に指示する。パルス幅コントローラ２５０は、初期ＷＬパルス幅コードをデコーダ２６０に対して出力し、これは、その後にパルス幅セットモジュール２３０を通してＷＬパルス幅を初期値に設定する。
ひとたびＷＬパルス幅が、設定された後に、適応ＷＬパルス制御モジュール２４０は、ｅｎ＿ｂｉｓｔ信号を使用してメモリ２１０上でセルフテストを実行するようにＢＩＳＴ２２０に指示する（ブロック３１０）。ＢＩＳＴ２２０は、セルフテストを実行し、そして完了信号を使用して適応ＷＬパルス制御モジュール２４０に対して完了を示す。ＢＩＳＴ２２０はまた、合格信号を使用してセルフテストの結果を適応ＷＬパルス制御モジュール２４０に渡す（ブロック３２０）。
合格が、合格信号によって示される場合、ＩＣは、少なくとも最小限の設計仕様を満たしている。したがって、適応ＷＬパルス制御モジュール２４０は、この特定のＩＣの性能を向上させ、そして電力消費を低減させようと試みることになる。そのようにするために、適応ＷＬパルス制御モジュール２４０は、最適化モードに入る（ブロックグループ３３０）。このモードにおいては、適応ＷＬパルス制御モジュール２４０は、アップ／ダウン信号を使用してＷＬパルス幅コードを減少させるようにパルス幅コントローラ２５０に指示する（ブロック３３２）。ＷＬパルス幅コードを、そして対応してＷＬパルス幅を減少させることは、ＩＣが、向上された性能と低減された電力消費と共に機能することを可能にすることができる。現在のＷＬパルス幅は、初期ＷＬパルス幅コードについて上記に説明されるようにして、現在のＷＬパルス幅コードからメモリ２１０に対して適用される。
ひとたびＷＬパルス幅が、アップデートされた後に、適応ＷＬパルス制御モジュール２４０は、メモリ２１０が現在のＷＬパルス幅値の下で使用できるかどうかをテストするために、ｅｎ＿ｂｉｓｔ信号を使用してメモリ２１０上で後続のセルフテストを実行するようにＢＩＳＴ２２０に指示する（ブロック３３４）。以前のように、ＢＩＳＴ２２０は、セルフテストを実行し、そして完了信号を使用して適応ＷＬパルス制御モジュール２４０に対して完了を示す。ＢＩＳＴ２２０はまた、合格信号を使用してセルフテストの結果を適応ＷＬパルス制御モジュール２４０に対して渡す（ブロック３３６）。メモリ２１０が、この後続のセルフテストに合格する場合、それは、減少されたＷＬパルス幅から生ずる増大された機能要件の下でさえ、依然として使用できる。次いで、適応ＷＬパルス制御モジュール２４０は、メモリ２１０が、後続のセルフテストに失敗するまで反復するように上記オペレーション（ブロック３３２ないし３３６）を反復することにより、さらに性能を向上させようと、そして電力消費を低減させようと試みることになる。
ひとたび失敗が、後続のセルフテストによって示された後に、メモリ２１０の使用できる限界が到達されている。したがって、適応ＷＬパルス制御モジュール２４０は、合格のセルフテストをもたらした最後のＷＬパルス幅コード（すなわち、このモードにおける以前のＷＬパルス幅コード）をプログラムするようにライト＿コード信号を使用してコード再プログラミングモジュール２７０に指示する（ブロック３３８）。最小のＷＬパルス幅コードが到達される場合、パルス幅コントローラ２５０は、オーバーロード信号を使用してこれについて適応ＷＬパルス制御モジュール２４０に警告することになる。メモリ２１０が、依然として、最小のＷＬパルス幅を用いて後続のセルフテストに合格する場合、最小のＷＬパルス幅コードは、コード再プログラミングモジュール２７０へとプログラムされることになる。
したがって、最適化モードに入ることにより、本発明の実施形態による適応ＷＬ制御ループは、潜在的に、特定のＩＣの性能を向上させ、そして電力消費を低減させることができる。
次に初期のＢＩＳＴ合格／失敗（ブロック３２０）へと戻ると、失敗が、合格信号によって示される場合、ＩＣは、最小限の設計仕様を満たしていない。従来のメモリシステム１００においては、これは、この特定のＩＣが、欠陥があり、そして切り捨てられる必要があることになることを意味するであろう。しかしながら、本発明の実施形態によれば、この特定のＩＣは、それにもかかわらず救済されることができる。例えば、ＢＩＳＴ故障は、リードマージンを増大させること（すなわち、ＷＬパルス幅を増大させること）により、潜在的に軽減されることができる。そのようにするために、適応ＷＬパルス制御モジュール２４０は、回復モード（ブロックグループ３４０）に入る。このモードにおいては、適応ＷＬパルス制御モジュール２４０は、アップ／ダウン信号を使用してＷＬパルス幅コードを増大させるようにパルス幅コントローラ２５０に指示する（ブロック３４１）。ＷＬパルス幅コードを、そして対応してＷＬパルス幅を増大させることは、ＩＣが、低減された性能で、そしてより高い電力消費を伴うにもかかわらず、安定的に機能することを可能にすることができる。現在のＷＬパルス幅は、初期ＷＬパルス幅コードについて上記で説明されるようにして現在のＷＬパルス幅コードからメモリ２１０に対して適用される。
ひとたびＷＬパルス幅が、アップデートされた後に、適応ＷＬパルス制御モジュール２４０は、メモリ２１０が現在のＷＬパルス幅値の下で使用できるかどうかをテストするために、ｅｎ＿ｂｉｓｔ信号を使用してメモリ２１０上で後続のセルフテストを実行するようにＢＩＳＴ２２０に指示する（ブロック３４３）。以前のように、ＢＩＳＴ２２０は、セルフテストを実行し、そして完了信号を使用して適応ＷＬパルス制御モジュール２４０に対して完了を示す。ＢＩＳＴ２２０はまた、合格信号を使用してセルフテストの結果を適応ＷＬパルス制御モジュール２４０に渡す（ブロック３４５）。メモリ２１０が、後続のセルフテストに失敗する場合、それは、増大されたＷＬパルス幅から生ずる低減された機能要件の下でさえ依然として使用できない。最大の許容可能なＷＬパルス幅が、到達されていない限り（ブロック３４７）、適応ＷＬパルス制御モジュール２４０は、次いで、メモリ２１０が後続のセルフテストに合格するまで反復するようにして上記オペレーション（ブロック３４１ないし３４５）を反復することにより、さらに機能要件を低減させようとさえ試みることになる。
ひとたび合格が、後続のセルフテストによって示された後には、メモリ２１０の使用できる限界が、到達されている。したがって、適応ＷＬパルス制御モジュール２４０は、合格するセルフテストをもたらした最後のＷＬパルス幅コード（すなわち、このモードにおける現在のＷＬパルス幅コード）をプログラムするようにライト＿コード信号を使用してコード再プログラミングモジュール２７０に指示する（ブロック３５０）。最大のＷＬパルス幅コードが到達され、そしてメモリ２１０が依然として後続のセルフテストに失敗する場合、パルス幅コントローラ２５０は、オーバーロード信号を使用してこれについて適応ＷＬパルス制御モジュール２４０に警告することになる（ブロック３４７）。この場合には、この特定のメモリは、回復に失敗しており、そして使用不可能と考えられる（ブロック３４９）。
したがって、回復モードに入ることによって、本発明の実施形態によるメモリシステムは、最小限の元の設計要件を満たさないが、何らかのレベルの受け入れ可能なオペレーションを提供する低減された要件の下に依然として機能することができるＩＣを回復することにより潜在的に歩留まりを増大させることができる。
ひとたび最終ＷＬパルス幅コードが、プログラムされた後に、システムイネーブル信号は、非アクティブにされ、そして適応ＷＬ制御ループ２８０は、ディスエーブルにされることができる。このポイントにおいて、最適化された最終ＷＬパルス幅コードは、コード再プログラミングモジュール２７０に記憶され、そしてメモリ２１０における使用のためにデコーダ２６０に渡される。
上記に説明される増分探索アルゴリズム（incremental searching algorithm）は、図示するために示され、そして本発明の様々な実施形態に応じてインプリメントされることができる探索アルゴリズムの範囲を限定するようには意図されないことが、当業者によって理解されるであろう。例えば、当技術分野においてよく知られているツリー探索アルゴリズム、ランダム探索アルゴリズム、または他の探索アルゴリズムはまた、本発明の様々な実施形態に応じて使用されることもできる。
図４は、ｎ−ビットカウンタを使用した、図２のパルス幅コントローラの一例のインプリメンテーションを示している。
図に示されるように、ｎ−ビットカウンタ４１０は、ロード信号と、アップ／ダウン信号と、ｃｌｋ＿ｃｏｕｔ信号とを受け取る。図２を参照して上記に説明されるように、これらの制御信号は、適応ＷＬパルス制御モジュール２４０から出力されることができる。ｎ−ビットカウンタ４１０はまた、システムコントローラなどからｎ−ビットの初期ＷＬパルス幅コードを受け取る。ｎ−ビットカウンタ４１０は、ｎ−ビットの現在のＷＬパルス幅コードと、オーバーロード信号とを出力する。図２を参照して上記に説明されるように、オーバーロード信号は、適応ＷＬパルス制御モジュール２４０によって受け取られることができ、そしてｎ−ビットの現在のＷＬパルス幅コードは、デコーダ２６０および／またはコード再プログラミングモジュール２７０によって受け取られることができる。
ｎ−ビットカウンタ４１０は、図２および３を参照して上記に説明されるオペレーションに従って初期ＷＬパルス幅コードを増大させ、そして減少させるための回路を含んでいる。ロード信号が、受け取られるときに、ｎ−ビットカウンタ４１０は、初期のＷＬパルス幅コード値ｂ０ないしｂｎを一連のビットストレージデバイス（例えば、フリップフロップ）へとロードする。アップ／ダウン信号が、受け取られるときに、ｎ−ビットカウンタ４１０は、当技術分野においてよく知られているカウンタ回路を使用してｃｌｋ＿ｃｏｕｔ信号に従って、記憶されたＷＬパルス幅コードを増分し、または減分し、そしてそのさらなる説明は、ここでは省略されることになる。
ひとたび現在のＷＬパルス幅コードが、アップデートされた後に、それは、ＷＬパルス幅などを調整するために使用されることができる現在のＷＬパルス幅コード値Ｑ０〜Ｑｎとして出力される。カウントオペレーションはまた、計算からの生成された任意のオーバーフロービットを追跡する。オーバーフロービットは、最大値または最小値が到達されていることを示すためにオーバーロード信号を使用して出力される。上記に論じられるように、これは、最大または最小の機能が到達されているかどうかを決定する際に有用である。
ここにおいて説明される技法は、ワイヤレス通信デバイス、ハンドヘルドデバイス、ゲーミングデバイス、コンピューティングデバイス、コンピュータ、ラップトップコンピュータ、大衆消費電子デバイスなど、様々な電子デバイスのために使用されることができる。ワイヤレス通信デバイスについての技法の例示の使用は、以下で説明される。
図５は、ワイヤレス通信システムにおけるワイヤレス通信デバイス５００の一設計のブロック図を示している。ワイヤレスデバイス５００は、携帯電話、端末、ハンドセット、携帯情報端末（ＰＤＡ）などとすることができる。ワイヤレス通信システムは、符号分割多元接続（ＣＤＭＡ）システム、ＧＳＭ（登録商標）（Global System for Mobile Communications）システムなどとすることができる。
ワイヤレスデバイス５００は、受信経路と送信経路とを経由して双方向通信を提供することができる。受信経路上では、基地局（図示されず）によって送信される信号は、アンテナ５１２によって受信され、そしてレシーバ（ＲＣＶＲ）５１４に対して供給される。レシーバ５１４は、受信信号を調整し、そしてアナログ入力信号を特定用途向け集積回路（ＡＳＩＣ）５２０に対して供給する。送信経路上で、トランスミッタ（ＴＭＴＲ）５１６は、ＡＳＩＣ５２０からのアナログ出力信号を受信し、調整し、そして被変調信号を生成し、この被変調信号は、アンテナ５１２を経由して基地局へと送信される。
ＡＳＩＣ５２０は、例えば、受信ＡＤＣ（Ｒｘ ＡＤＣ）５２２、送信ＤＡＣ（Ｔｘ ＤＡＣ）５２４、モデムプロセッサ５２６、縮小命令セットコンピューティング（ＲＩＳＣ）プロセッサ５２８、コントローラ／プロセッサ５３０、内部メモリ５３２、外部バスインターフェース５３４、入出力（Ｉ／Ｏ）ドライバ５３６，オーディオＤＡＣ／ドライバ５３８、ビデオＤＡＣ／ドライバ５４０など、様々な処理ユニットと、インターフェースユニットと、メモリユニットとを含むことができる。Ｒｘ ＡＤＣ５２２は、レシーバ５１４からのアナログ入力信号をデジタル化し、そしてサンプルをモデムプロセッサ５２６へと供給する。Ｔｘ ＤＡＣ５２４は、モデムプロセッサ５２６からの出力チップをデジタルからアナログへと変換し、そしてアナログ出力信号をトランスミッタ５１６へと供給する。モデムプロセッサ５２６は、データの送信および受信のための処理、例えば、符号化、変調、復調、復号化などを実行する。ＲＩＳＣプロセッサ５２８は、ワイヤレスデバイス５００についての様々なタイプの処理、例えば、ビデオアプリケーション、グラフィックスアプリケーション、より高いレイヤのアプリケーションについての処理を実行することができる。コントローラ／プロセッサ５３０は、ＡＳＩＣ５２０内の様々な処理ユニットとインターフェースユニットとのオペレーションを方向づけることができる。内部メモリ５３２は、ＡＳＩＣ５２０内の様々なユニットについてのデータおよび／または命令を記憶する。
ＥＢＩ５３４は、ＡＳＩＣ５２０とメインメモリ５４４との間のデータの転送を容易にする。Ｉ／Ｏドライバ５３６は、アナログインターフェースまたはデジタルインターフェースを経由してＩ／Ｏデバイス５４６を駆動する。オーディオＤＡＣ／ドライバ５３８は、スピーカ、ヘッドセット、イヤホーンなどのオーディオデバイス５４８を駆動する。ビデオＤＡＣ／ドライバ５４０は、液晶ディスプレイ（ＬＣＤ）などのディスプレイユニット５５０を駆動する。
内部メモリ５３２、メインメモリ５４４、および／または他のユニットは、ここにおいて説明される技法をインプリメントすることができる。例えば、メモリのうちの任意のものが、図２に示されるように生成されることができる。
上記を考慮して、本発明の実施形態はまた、ここにおいて説明される機能、アクションのシーケンス、および／またはアルゴリズムを実行するための方法を含むこともできることが、理解されるであろう。例えば、メモリシステムの中で使用されるＷＬパルス幅を適応させる方法は、図３に示される流れ図に従って実行されることができる。
本発明の実施形態による方法は、ハードウェアおよび／またはソフトウェアの形でインプリメントされることができることも理解されるであろう。ハードウェア／ソフトウェアのインプリメンテーションは、プロセッサ（単数または複数）と製造の物品（単数または複数）との組合せを含むことができる。例えば、ＲＩＳＣプロセッサ５２８は、内部メモリ５３２および／またはメインメモリ５４４のオペレーションを最適化するためにここにおいて説明されるＷＬパルス幅を適応させるための技法をインプリメントするように構成されていることができる。製造の物品（単数または複数）は、ストレージ媒体と、実行可能なコンピュータプログラム（単数または複数）、例えば、コンピュータ可読媒体上に記憶されるコンピュータプログラムプロダクト、とをさらに含むことができる。実行可能なコンピュータプログラム（単数または複数）は、説明された動作または機能を実行する命令の組を含むことができる。ここにおいて使用されるように、命令の組は、１つまたは複数の命令を含むことができることが、理解されるであろう。
上記に説明される本発明の実施形態は、従来の技法より優るいくつかの利点を提供する。例えば、ここにおいて説明される技法は、元の設計仕様を満たさないこともあるＩＣの回復を提供し、そしてそれ故に全体の歩留まりにおける向上を提供する。さらに、生産されるＩＣは、最悪ケースシナリオのプロセス変動を仮定してはおらず、例えば、セル反転の確率を低下させることにより、セル安定性を改善するのと同様に、性能特性および電力消費の特性を改善することができる、ＷＬパルス幅の減少をもたらす。異なるＩＣ上での電力消費のより緊密な分布のために、総ＩＣ電力のよりよい予測が存在することができる。さらに、より大部分の製造されたＩＣが、より低い電力消費を有する可能性があるので、すべての製造されたＩＣについての平均電力消費が、低減されることができる。センスマージンは、メモリが失敗しない限り、低減されることもでき、これは、より高速なセンスマージン応答をもたらす。センスマージンは、メモリが正しく動作するために必要に応じて、個別に各メモリについて最適化されることもできる。ここにおいて説明される技法は、ＷＬパルス幅を適応させるために、追加の外部のテストを必要としないオンチップＢＩＳＴを使用するので、テスト時間に対する影響もまた、無視可能である。
上記の開示は、本発明の例示の実施形態を示しているが、様々な変更および修正は、添付の特許請求の範囲によって定義されるように、本発明の範囲を逸脱することなくここにおいて行われることができることに注意すべきである。例えば、上記に説明される増分探索アルゴリズムは、最適化されたＷＬパルス幅コードを見出すためにインプリメントされることができる多数の探索アルゴリズムのうちの１つにすぎないことが、当業者によって理解されるであろう。当技術分野においてよく知られているツリー探索アルゴリズム、ランダム探索アルゴリズム、あるいは他の探索アルゴリズムもまた、本発明の様々な実施形態に応じて使用されることができる。ここにおいて説明される本発明の実施形態に従う方法請求項の機能、ステップ、および／またはアクションは、特定のどの順序でも実行される必要はない。さらに、本発明の要素は、単数形で説明され、または請求される可能性があるが、単数形への限定が、明示的に述べられていない限り、複数形も考えられる。
上記の開示は、本発明の例示の実施形態を示しているが、様々な変更および修正は、添付の特許請求の範囲によって定義されるように、本発明の範囲を逸脱することなくここにおいて行われることができることに注意すべきである。例えば、上記に説明される増分探索アルゴリズムは、最適化されたＷＬパルス幅コードを見出すためにインプリメントされることができる多数の探索アルゴリズムのうちの１つにすぎないことが、当業者によって理解されるであろう。当技術分野においてよく知られているツリー探索アルゴリズム、ランダム探索アルゴリズム、あるいは他の探索アルゴリズムもまた、本発明の様々な実施形態に応じて使用されることができる。ここにおいて説明される本発明の実施形態に従う方法請求項の機能、ステップ、および／またはアクションは、特定のどの順序でも実行される必要はない。さらに、本発明の要素は、単数形で説明され、または請求される可能性があるが、単数形への限定が、明示的に述べられていない限り、複数形も考えられる。
以下に、本願の原出願の出願当初の特許請求の範囲に記載された発明を付記する。
［１］メモリシステムを備える装置であって、前記メモリシステムは、
関連するワード線（ＷＬ）パルス幅を有するＷＬパルスに応じて動作するメモリと、
前記メモリとインターフェースで接続し、前記メモリの内部機能のセルフテストを実行するように、そして前記メモリが前記セルフテストに合格したか、または失敗したかを示す信号を供給するように、構成されたビルトインセルフテスト（ＢＩＳＴ）ユニットと、
前記ＢＩＳＴユニットおよびメモリとインターフェースで接続し、前記ＢＩＳＴユニットによって供給される前記信号に基づいて前記メモリの前記ＷＬパルス幅を調整するように構成された適応ＷＬ制御回路と、
を備える、装置。
［２］前記適応ＷＬ制御回路は、前記ＢＩＳＴユニットによって供給される前記信号が、前記メモリが前記セルフテストに失敗したことを示す場合に、前記ＷＬパルス幅を増大させるように、そして前記ＢＩＳＴユニットによって供給される前記信号が、前記メモリが前記セルフテストに合格したことを示す場合に、前記ＷＬパルス幅を減少させるように、構成されている、［１］に記載の装置。
［３］前記適応ＷＬ制御回路は、さらに、前記セルフテストの結果が、合格から失敗へと、または失敗から合格へと変化するまで前記ＷＬパルス幅が増大され、あるいは減少されるときに、前記メモリの前記内部機能の後続のセルフテストを実行するように前記ＢＩＳＴユニットに指示するように構成されている、［２］に記載の装置。
［４］前記適応ＷＬ制御回路は、前記メモリの前記ＷＬパルス幅を前記セルフテストが合格から失敗へと変化した直前に使用されたＷＬパルス幅値に設定するように構成されている、［３］に記載の装置。
［５］前記適応ＷＬ制御回路は、前記メモリの前記ＷＬパルス幅を前記セルフテストが失敗から合格へと変化するときに使用されるＷＬパルス幅値に設定するように構成されている、［３］に記載の装置。
［６］前記適応ＷＬ制御回路は、前記ＢＩＳＴユニットによって供給される前記信号に基づいて決定される新しい値を提供することにより、フィードバックループのようにして前記ＷＬパルス幅を初期値から増大させるように、または減少させるように構成されている、［３］に記載の装置。
［７］前記適応ＷＬ制御回路は、前記ＷＬパルス幅を増分するように、または減分するように構成されている、［６］に記載の装置。
［８］前記適応ＷＬ制御回路は、
前記ＢＩＳＴユニットとインターフェースで接続し、前記ＢＩＳＴユニットによって供給される前記信号に基づいて前記メモリの前記ＷＬパルス幅を増大させるべきか、または減少させるべきかを決定するように、そして前記ＷＬパルス幅に対する決定された調整を示す第１の制御信号を供給するように、構成された第１の制御回路と、
前記第１の制御回路とインターフェースで接続し、前記第１の制御回路によって供給される前記第１の制御信号に基づいて前記ＷＬパルス幅を調整するように構成された第２の制御回路と、
を備える、［１］に記載の装置。
［９］前記第１の制御回路は、前記ＢＩＳＴユニットによって供給される前記信号が、前記メモリが前記セルフテストに失敗したことを示す場合に、前記ＷＬパルス幅を増大させるように、前記ＢＩＳＴユニットによって供給される前記信号が、前記メモリが前記セルフテストに合格したことを示す場合に、前記ＷＬパルス幅を減少させるように、決定する、［８］に記載の装置。
［１０］前記第２の制御回路は、さらに、前記ＷＬパルス幅が最大または最小の許容値に到達していることを示すオーバーロード信号を前記第１の制御回路へと供給するように構成されている、［８］に記載の装置。
［１１］前記第２の制御回路は、前記第１の制御回路によって供給される前記第１の制御信号に応じてＷＬパルス幅値を増加するように、または減少するように、構成され、前記調整されたＷＬパルス幅を増加した／減少した値として提供するように、そして前記オーバーロード信号を増加／減少動作のオーバーフロービットとして供給するように、構成されたカウンタである、［１０］に記載の装置。
［１２］前記適応ＷＬ制御回路は、前記第２の制御回路とインターフェースで接続し、前記調整されたＷＬパルス幅を単調に増大するように、または減少するようにして前記メモリの許容可能なＷＬパルス幅にマッピングするように構成されたデコーダ、をさらに含む、［８］に記載の装置。
［１３］前記適応ＷＬ制御回路は、前記の第１および第２の制御回路とインターフェースで接続する再プログラミングモジュール、をさらに含み、前記第２の制御回路は、調整されたＷＬパルス幅値を前記再プログラミングモジュールに対して提供するように構成され、前記第１の制御回路は、前記第２の制御回路によって提供される調整されたＷＬパルス幅値を記憶するように前記再プログラミングモジュールに指示するライト信号を供給するように構成され、前記再プログラミングモジュールは、前記調整されたＷＬパルス幅値の不揮発性ストレージを提供するように構成されている、［８］に記載の装置。
［１４］前記再プログラミングモジュールは、ｅＦＵＳＥメモリとしてインプリメントされる、［８］に記載の装置。
［１５］ワイヤレス通信デバイスであり、システムコントローラをさらに備える［８］に記載の装置。
［１６］前記システムコントローラは、前記ワイヤレス通信デバイスの初期電源投入に基づいて前記ＷＬパルス幅を調整するように前記メモリシステムに指示するように構成されている、［１５］に記載の装置。
［１７］前記システムコントローラは、与えられた時間間隔に応じて前記ＷＬパルス幅を定期的に調整するように前記メモリシステムに指示するように構成されている、［１５］に記載の装置。
［１８］ワード線（ＷＬ）パルスに応じて動作するメモリを含むメモリシステムにおいてＷＬパルス幅を調整する方法であって、
現在の前記ＷＬパルス幅の下で前記メモリの内部機能をテストするために前記メモリシステム上でセルフテストを実行することと、
オンチップ適応ＷＬ制御回路を使用して前記セルフテストの結果に基づいて前記メモリの前記ＷＬパルス幅を調整することと、
を備える方法。
［１９］前記調整することは、前記メモリが前記セルフテストに失敗する場合に、前記ＷＬパルス幅を増大させることと、前記メモリが前記セルフテストに合格する場合に、前記ＷＬパルス幅を減少させることと、を含む、［１８］に記載の方法。
［２０］前記セルフテストの結果が、合格から失敗へと、または失敗から合格へと変化するまで、前記実行することと、前記調整することとを反復すること、
をさらに備える［１９］に記載の方法。
［２１］前記調整されたＷＬパルス幅を単調に増大するように、または減少するようにして前記メモリの許容可能なＷＬパルス幅にマッピングすること、
をさらに備える［２０］に記載の方法。
［２２］前記メモリの前記ＷＬパルス幅を前記セルフテストが合格から失敗へと変化した直前に使用されたＷＬパルス幅値に設定すること、
をさらに備える［２０］に記載の方法。
［２３］前記メモリの前記ＷＬパルス幅を前記セルフテストが失敗から合格へと変化するときに使用されるＷＬパルス幅値に設定すること、
をさらに備える［２０］に記載の方法。
［２４］前記実行動作および調整動作は、前記メモリシステムの初期電源投入に基づいて開始される、［１８］に記載の方法。
［２５］前記実行動作および調整動作は、与えられた時間間隔に応じて定期的に開始される、［１８］に記載の方法。
［２６］ワード線（ＷＬ）パルスに応じて動作するメモリを含むメモリシステムにおいてＷＬパルス幅を調整するための装置であって、
現在の前記ＷＬパルス幅の下で前記メモリの内部機能をテストするために前記メモリシステム上でセルフテストを実行するための手段と、
前記セルフテストの結果に基づいて前記メモリの前記ＷＬパルス幅を調整するためのオンチップ手段と、
を備える装置。
［２７］調整するための前記手段は、前記メモリが前記セルフテストに失敗する場合に、前記ＷＬパルス幅を増大させるための手段と、前記メモリが前記セルフテストに合格する場合に、前記ＷＬパルス幅を減少させるための手段と、を含む、［２６］に記載の装置。
［２８］前記セルフテストの前記結果が、合格から失敗へと、または失敗から合格へと変化するまで、前記実行することと、前記調整することとを反復するための手段、
をさらに備える［２７］に記載の装置。
［２９］前記調整されたＷＬパルス幅を単調に増大するように、または減少するようにして前記メモリの許容可能なＷＬパルス幅にマッピングするための手段、
をさらに備える［２８］に記載の装置。
［３０］前記メモリの前記ＷＬパルス幅を前記セルフテストが合格から失敗へと変化した直前に使用されたＷＬパルス幅値に設定するための手段、
をさらに備える［２８］に記載の装置。
［３１］前記メモリの前記ＷＬパルス幅を前記セルフテストが失敗から合格へと変化するときに使用されるＷＬパルス幅値に設定するための手段、
をさらに備える［２８］に記載の装置。
［３２］ワード線（ＷＬ）パルスに応じて動作するメモリを含むメモリシステムにおいてＷＬパルス幅を調整するようにプロセッサによって実行可能な命令の組を含むコンピュータ可読媒体であって、
現在の前記ＷＬパルス幅の下で前記メモリの内部機能をテストするために前記メモリシステム上でセルフテストを実行する第１の組の命令と、
前記セルフテストの結果に基づいて前記メモリの前記ＷＬパルス幅を調整する第２の組の命令と、
を備えるコンピュータ可読媒体。
［３３］前記第２の組の命令は、前記メモリが前記セルフテストに失敗する場合に、前記ＷＬパルス幅を増大させるように、そして前記メモリが前記セルフテストに合格する場合に、前記ＷＬパルス幅を減少させるように、前記プロセッサによって実行可能な命令を含む、［３２］に記載のコンピュータ可読媒体。
［３４］前記セルフテストの前記結果が、合格から失敗へと、または失敗から合格へと変化するまで前記の第１および第２の組の命令を反復する第３の組の命令、
をさらに備える［３３］に記載のコンピュータ可読媒体。
［３５］前記調整されたＷＬパルス幅を単調に増大するように、または減少するようにして前記メモリの許容可能なＷＬパルス幅にマッピングする第４の組の命令、
をさらに備える［３４］に記載のコンピュータ可読媒体。
［３６］前記メモリの前記ＷＬパルス幅を前記セルフテストが合格から失敗へと変化した直前に使用されたＷＬパルス幅値に設定する第５の組の命令、
をさらに備える［３４］に記載のコンピュータ可読媒体。
［３７］前記メモリの前記ＷＬパルス幅を前記セルフテストが失敗から合格へと変化するときに使用されるＷＬパルス幅値に設定する第６の組の命令、
をさらに備える［３４］に記載のコンピュータ可読媒体。
［３８］前記メモリシステムの初期電源投入に基づいて前記の第１および第２の組の命令を実行する第７の組の命令、
をさらに備える［３２］に記載のコンピュータ可読媒体。
［３９］与えられた時間間隔に応じて前記の第１および第２の組の命令を定期的に実行する第８の組の命令、
をさらに備える［３２］に記載のコンピュータ可読媒体。
以下に、本願の原出願の分割直前の特許請求の範囲に記載された発明を付記する。
［１］
メモリシステムを備える装置であって、前記メモリシステムは、
関連するワード線（ＷＬ）パルス幅を有するＷＬパルスに応じて動作するメモリと、
前記メモリとインターフェースで接続し、前記メモリの内部機能のセルフテストを実行
するように、そして前記メモリが前記セルフテストに合格したか、または失敗したかを示
す信号を供給するように、構成されたビルトインセルフテスト（ＢＩＳＴ）ユニットと、
前記ＢＩＳＴユニットおよびメモリとインターフェースで接続し、前記ＢＩＳＴユニッ
トによって供給される前記信号に基づいて予め決定される最大限及び最小限に許容される
ＷＬパルス幅値の範囲内にて前記メモリの前記ＷＬパルス幅を調整するように構成された
適応ＷＬ制御回路と、
を備える、装置。
［２］
前記適応ＷＬ制御回路は、前記ＢＩＳＴユニットによって供給される前記信号が、前記
メモリが前記セルフテストに失敗したことを示す場合に、前記ＷＬパルス幅を増大させる
ように、そして前記ＢＩＳＴユニットによって供給される前記信号が、前記メモリが前記
セルフテストに合格したことを示す場合に、前記ＷＬパルス幅を減少させるように、構成
されている、［１］に記載の装置。
［３］
前記適応ＷＬ制御回路は、さらに、前記セルフテストの結果が、合格から失敗へと、ま
たは失敗から合格へと変化するまで前記ＷＬパルス幅が増大され、あるいは減少されると
きに、前記メモリの前記内部機能の後続のセルフテストを実行するように前記ＢＩＳＴユ
ニットに指示するように構成されている、［２］に記載の装置。
［４］
前記適応ＷＬ制御回路は、前記メモリの前記ＷＬパルス幅を前記セルフテストが合格か
ら失敗へと変化した直前に使用されたＷＬパルス幅値に設定するように構成されている、
［３］に記載の装置。
［５］
前記適応ＷＬ制御回路は、前記メモリの前記ＷＬパルス幅を前記セルフテストが失敗か
ら合格へと変化するときに使用されるＷＬパルス幅値に設定するように構成されている、
［３］に記載の装置。
［６］
前記適応ＷＬ制御回路は、前記ＢＩＳＴユニットによって供給される前記信号に基づい
て決定される新しい値を提供することにより、フィードバックループのようにして前記Ｗ
Ｌパルス幅を初期値から増大させるように、または減少させるように構成されている、［３］に記載の装置。
［７］
前記適応ＷＬ制御回路は、前記ＷＬパルス幅を増分するように、または減分するように
構成されている、［６］に記載の装置。
［８］
前記適応ＷＬ制御回路は、
前記ＢＩＳＴユニットとインターフェースで接続し、前記ＢＩＳＴユニットによって供
給される前記信号に基づいて前記メモリの前記ＷＬパルス幅を増大させるべきか、または
減少させるべきかを決定するように、そして前記ＷＬパルス幅に対する決定された調整を
示す第１の制御信号を供給するように、構成された第１の制御回路と、
前記第１の制御回路とインターフェースで接続し、前記第１の制御回路によって供給さ
れる前記第１の制御信号に基づいて前記ＷＬパルス幅を調整するように構成された第２の
制御回路と、
を備える、［１］に記載の装置。
［９］
前記第１の制御回路は、前記ＢＩＳＴユニットによって供給される前記信号が、前記メ
モリが前記セルフテストに失敗したことを示す場合に、前記ＷＬパルス幅を増大させるよ
うに、前記ＢＩＳＴユニットによって供給される前記信号が、前記メモリが前記セルフテ
ストに合格したことを示す場合に、前記ＷＬパルス幅を減少させるように、決定する、［８］に記載の装置。
［１０］
前記第２の制御回路は、さらに、前記ＷＬパルス幅が前記予め決定される最大限に許容
されるＷＬパルス幅値又は最小限に許容されるＷＬパルス幅値に到達していることを示す
オーバーロード信号を前記第１の制御回路へと供給するように構成されている、［８］に記載の装置。
［１１］
前記第２の制御回路は、前記第１の制御回路によって供給される前記第１の制御信号に
応じてＷＬパルス幅値を増加するように、または減少するように、構成され、前記調整さ
れたＷＬパルス幅を増加した／減少した値として提供するように、そして前記オーバーロ
ード信号を増加／減少動作のオーバーフロービットとして供給するように、構成されたカ
ウンタである、［１０］に記載の装置。
［１２］
前記適応ＷＬ制御回路は、前記第２の制御回路とインターフェースで接続し、前記調整
されたＷＬパルス幅を単調に増大するように、または減少するようにして前記メモリの許
容可能なＷＬパルス幅にマッピングするように構成されたデコーダ、をさらに含む、［８］に記載の装置。
［１３］
前記適応ＷＬ制御回路は、前記の第１および第２の制御回路とインターフェースで接続
する再プログラミングモジュール、をさらに含み、前記第２の制御回路は、調整されたＷ
Ｌパルス幅値を前記再プログラミングモジュールに対して提供するように構成され、前記
第１の制御回路は、前記第２の制御回路によって提供される調整されたＷＬパルス幅値を
記憶するように前記再プログラミングモジュールに指示するライト信号を供給するように
構成され、前記再プログラミングモジュールは、前記調整されたＷＬパルス幅値の不揮発
性ストレージを提供するように構成されている、［８］に記載の装置。
［１４］
ワイヤレス通信デバイスであり、システムコントローラをさらに備える［８］に記載
の装置。
［１５］
前記システムコントローラは、前記ワイヤレス通信デバイスの２度の又はそれ以上のパ
ワーアップに基づいて前記ＷＬパルス幅を調整するように前記メモリシステムに指示する
ように構成されている、［１４］に記載の装置。
［１６］
前記システムコントローラは、与えられた時間間隔に応じて前記ＷＬパルス幅を定期的
に調整するように前記メモリシステムに指示するように構成されている、［１４］に記
載の装置。
［１７］
ワード線（ＷＬ）パルスに応じて動作するメモリを含むメモリシステムにおいてＷＬパ
ルス幅を調整する方法であって、
現在の前記ＷＬパルス幅の下で前記メモリの内部機能をテストするために前記メモリシ
ステム上でセルフテストを実行することと、
オンチップ適応ＷＬ制御回路を使用して前記セルフテストの結果に基づいて予め決定さ
れる最大限及び最小限に許容されるＷＬパルス幅値の範囲内にて前記メモリの前記ＷＬパ
ルス幅を調整することと、
を備える方法。
［１８］
前記調整することは、前記メモリが前記セルフテストに失敗する場合に、前記ＷＬパル
ス幅を増大させることと、前記メモリが前記セルフテストに合格する場合に、前記ＷＬパ
ルス幅を減少させることと、を含む、［１７］に記載の方法。
［１９］
前記セルフテストの結果が、合格から失敗へと、または失敗から合格へと変化するまで
、前記実行することと、前記調整することとを反復すること、
をさらに備える［１８］に記載の方法。
［２０］
前記調整されたＷＬパルス幅を単調に増大するように、または減少するようにして前記
メモリの許容可能なＷＬパルス幅にマッピングすること、
をさらに備える［１９］に記載の方法。
［２１］
前記メモリの前記ＷＬパルス幅を前記セルフテストが合格から失敗へと変化した直前に
使用されたＷＬパルス幅値に設定すること、
をさらに備える［１９］に記載の方法。
［２２］
前記メモリの前記ＷＬパルス幅を前記セルフテストが失敗から合格へと変化するときに
使用されるＷＬパルス幅値に設定すること、
をさらに備える［１９］に記載の方法。
［２３］
前記実行動作および調整動作は、前記メモリシステムの２度の又はそれ以上のパワーア
ップに基づいて開始される、［１７］に記載の方法。
［２４］
前記実行動作および調整動作は、与えられた時間間隔に応じて定期的に開始される、［１７］に記載の方法。
［２５］
ワード線（ＷＬ）パルスに応じて動作するメモリを含むメモリシステムにおいてＷＬパ
ルス幅を調整するための装置であって、
現在の前記ＷＬパルス幅の下で前記メモリの内部機能をテストするために前記メモリシ
ステム上でセルフテストを実行するための手段と、
前記セルフテストの結果に基づいて予め決定される最大限及び最小限に許容されるＷＬ
パルス幅値の範囲内にて前記メモリの前記ＷＬパルス幅を調整するためのオンチップ手段
と、
を備える装置。
［２６］
調整するための前記手段は、前記メモリが前記セルフテストに失敗する場合に、前記Ｗ
Ｌパルス幅を増大させるための手段と、前記メモリが前記セルフテストに合格する場合に
、前記ＷＬパルス幅を減少させるための手段と、を含む、［２５］に記載の装置。
［２７］
前記セルフテストの前記結果が、合格から失敗へと、または失敗から合格へと変化する
まで、前記実行することと、前記調整することとを反復するための手段、
をさらに備える［２６］に記載の装置。
［２８］
前記調整されたＷＬパルス幅を単調に増大するように、または減少するようにして前記
メモリの許容可能なＷＬパルス幅にマッピングするための手段、
をさらに備える［２７］に記載の装置。
［２９］
前記メモリの前記ＷＬパルス幅を前記セルフテストが合格から失敗へと変化した直前に
使用されたＷＬパルス幅値に設定するための手段、
をさらに備える［２７］に記載の装置。
［３０］
前記メモリの前記ＷＬパルス幅を前記セルフテストが失敗から合格へと変化するときに
使用されるＷＬパルス幅値に設定するための手段、
をさらに備える［２７］に記載の装置。
［３１］
ワード線（ＷＬ）パルスに応じて動作するメモリを含むメモリシステムにおいてＷＬパ
ルス幅を調整するようにプロセッサによって実行可能な命令の組を含むコンピュータ可読
媒体であって、
現在の前記ＷＬパルス幅の下で前記メモリの内部機能をテストするために前記メモリシ
ステム上でセルフテストを実行する第１の組の命令と、
前記セルフテストの結果に基づいて予め決定される最大限及び最小限に許容されるＷＬ
パルス幅値の範囲内にて前記メモリの前記ＷＬパルス幅を調整する第２の組の命令と、
を備えるコンピュータ可読媒体。
［３２］
前記第２の組の命令は、前記メモリが前記セルフテストに失敗する場合に、前記ＷＬパ
ルス幅を増大させるように、そして前記メモリが前記セルフテストに合格する場合に、前
記ＷＬパルス幅を減少させるように、前記プロセッサによって実行可能な命令を含む、［３１］に記載のコンピュータ可読媒体。
［３３］
前記セルフテストの前記結果が、合格から失敗へと、または失敗から合格へと変化する
まで前記の第１および第２の組の命令を反復する第３の組の命令、
をさらに備える［３２］に記載のコンピュータ可読媒体。
［３４］
前記調整されたＷＬパルス幅を単調に増大するように、または減少するようにして前記
メモリの許容可能なＷＬパルス幅にマッピングする第４の組の命令、
をさらに備える［３３］に記載のコンピュータ可読媒体。
［３５］
前記メモリの前記ＷＬパルス幅を前記セルフテストが合格から失敗へと変化した直前に
使用されたＷＬパルス幅値に設定する第５の組の命令、
をさらに備える［３３］に記載のコンピュータ可読媒体。
［３６］
前記メモリの前記ＷＬパルス幅を前記セルフテストが失敗から合格へと変化するときに
使用されるＷＬパルス幅値に設定する第６の組の命令、
をさらに備える［３３］に記載のコンピュータ可読媒体。
［３７］
前記メモリシステムの２度の又はそれ以上のパワーアップに基づいて前記の第１および
第２の組の命令を実行する第７の組の命令、
をさらに備える［３１］に記載のコンピュータ可読媒体。
［３８］
与えられた時間間隔に応じて前記の第１および第２の組の命令を定期的に実行する第８
の組の命令、
をさらに備える［３１］に記載のコンピュータ可読媒体。

Claims (39)

  1. メモリシステムを備える装置であって、前記メモリシステムは、
    関連するワード線（ＷＬ）パルス幅を有するＷＬパルスに応じて動作するメモリと、
    前記メモリとインターフェースで接続し、前記メモリの内部機能のセルフテストを実行するように、そして前記メモリが前記セルフテストに合格したか、または失敗したかを示す信号を供給するように、構成されたビルトインセルフテスト（ＢＩＳＴ）ユニットと、
    前記ＢＩＳＴユニットおよびメモリとインターフェースで接続し、前記ＢＩＳＴユニットによって供給される前記信号に基づいて前記メモリの前記ＷＬパルス幅を調整するよう
    に構成された適応ＷＬ制御回路と、 を備える、装置。
  2. 前記適応ＷＬ制御回路は、前記ＢＩＳＴユニットによって供給される前記信号が、前記メモリが前記セルフテストに失敗したことを示す場合に、前記ＷＬパルス幅を増大させるように、そして前記ＢＩＳＴユニットによって供給される前記信号が、前記メモリが前記セルフテストに合格したことを示す場合に、前記ＷＬパルス幅を減少させるように、構成されている、請求項１に記載の装置。
  3. 前記適応ＷＬ制御回路は、さらに、前記セルフテストの結果が、合格から失敗へと、または失敗から合格へと変化するまで前記ＷＬパルス幅が増大され、あるいは減少されるときに、前記メモリの前記内部機能の後続のセルフテストを実行するように前記ＢＩＳＴユニットに指示するように構成されている、請求項２に記載の装置。
  4. 前記適応ＷＬ制御回路は、前記メモリの前記ＷＬパルス幅を前記セルフテストが合格から失敗へと変化した直前に使用されたＷＬパルス幅値に設定するように構成されている、請求項３に記載の装置。
  5. 前記適応ＷＬ制御回路は、前記メモリの前記ＷＬパルス幅を前記セルフテストが失敗から合格へと変化するときに使用されるＷＬパルス幅値に設定するように構成されている、請求項３に記載の装置。
  6. 前記適応ＷＬ制御回路は、前記ＢＩＳＴユニットによって供給される前記信号に基づいて決定される新しい値を提供することにより、フィードバックループのようにして前記ＷＬパルス幅を初期値から増大させるように、または減少させるように構成されている、請求項３に記載の装置。
  7. 前記適応ＷＬ制御回路は、前記ＷＬパルス幅を増分するように、または減分するように構成されている、請求項６に記載の装置。
  8. 前記適応ＷＬ制御回路は、
    前記ＢＩＳＴユニットとインターフェースで接続し、前記ＢＩＳＴユニットによって供給される前記信号に基づいて前記メモリの前記ＷＬパルス幅を増大させるべきか、または減少させるべきかを決定するように、そして前記ＷＬパルス幅に対する決定された調整を示す第１の制御信号を供給するように、構成された第１の制御回路と、
    前記第１の制御回路とインターフェースで接続し、前記第１の制御回路によって供給される前記第１の制御信号に基づいて前記ＷＬパルス幅を調整するように構成された第２の制御回路と、
    を備える、請求項１に記載の装置。
  9. 前記第１の制御回路は、前記ＢＩＳＴユニットによって供給される前記信号が、前記メモリが前記セルフテストに失敗したことを示す場合に、前記ＷＬパルス幅を増大させるように、前記ＢＩＳＴユニットによって供給される前記信号が、前記メモリが前記セルフテストに合格したことを示す場合に、前記ＷＬパルス幅を減少させるように、決定する、請求項８に記載の装置。
  10. 前記第２の制御回路は、さらに、前記ＷＬパルス幅が最大または最小の許容値に到達していることを示すオーバーロード信号を前記第１の制御回路へと供給するように構成されている、請求項８に記載の装置。
  11. 前記第２の制御回路は、前記第１の制御回路によって供給される前記第１の制御信号に応じてＷＬパルス幅値を増加するように、または減少するように、構成され、前記調整されたＷＬパルス幅を増加した／減少した値として提供するように、そして前記オーバーロード信号を増加／減少動作のオーバーフロービットとして供給するように、構成されたカウンタである、請求項１０に記載の装置。
  12. 前記適応ＷＬ制御回路は、前記第２の制御回路とインターフェースで接続し、前記調整されたＷＬパルス幅を単調に増大するように、または減少するようにして前記メモリの許容可能なＷＬパルス幅にマッピングするように構成されたデコーダ、をさらに含む、請求項８に記載の装置。
  13. 前記適応ＷＬ制御回路は、前記の第１および第２の制御回路とインターフェースで接続する再プログラミングモジュール、をさらに含み、前記第２の制御回路は、調整されたＷＬパルス幅値を前記再プログラミングモジュールに対して提供するように構成され、前記第１の制御回路は、前記第２の制御回路によって提供される調整されたＷＬパルス幅値を記憶するように前記再プログラミングモジュールに指示するライト信号を供給するように構成され、前記再プログラミングモジュールは、前記調整されたＷＬパルス幅値の不揮発性ストレージを提供するように構成されている、請求項８に記載の装置。
  14. 前記再プログラミングモジュールは、ｅＦＵＳＥメモリとしてインプリメントされる、請求項８に記載の装置。
  15. ワイヤレス通信デバイスであり、システムコントローラをさらに備える請求項８に記載の装置。
  16. 前記システムコントローラは、前記ワイヤレス通信デバイスの初期のパワーアップに基づいて前記ＷＬパルス幅を調整するように前記メモリシステムに指示するように構成されている、請求項１５に記載の装置。
  17. 前記システムコントローラは、与えられた時間間隔に応じて前記ＷＬパルス幅を定期的に調整するように前記メモリシステムに指示するように構成されている、請求項１５に記載の装置。
  18. ワード線（ＷＬ）パルスに応じて動作するメモリを含むメモリシステムにおいてＷＬパルス幅を調整する方法であって、
    現在の前記ＷＬパルス幅の下で前記メモリの内部機能をテストするために前記メモリシステム上でセルフテストを実行することと、
    オンチップ適応ＷＬ制御回路を使用して前記セルフテストの結果に基づいて前記メモリの前記ＷＬパルス幅を調整することと、
    を備える方法。
  19. 前記調整することは、前記メモリが前記セルフテストに失敗する場合に、前記ＷＬパルス幅を増大させることと、前記メモリが前記セルフテストに合格する場合に、前記ＷＬパルス幅を減少させることと、を含む、請求項１８に記載の方法。
  20. 前記セルフテストの結果が、合格から失敗へと、または失敗から合格へと変化するまで、前記実行することと、前記調整することとを反復すること、
    をさらに備える請求項１９に記載の方法。
  21. 前記調整されたＷＬパルス幅を単調に増大するように、または減少するようにして前記メモリの許容可能なＷＬパルス幅にマッピングすること、
    をさらに備える請求項２０に記載の方法。
  22. 前記メモリの前記ＷＬパルス幅を前記セルフテストが合格から失敗へと変化した直前に使用されたＷＬパルス幅値に設定すること、
    をさらに備える請求項２０に記載の方法。
  23. 前記メモリの前記ＷＬパルス幅を前記セルフテストが失敗から合格へと変化するときに使用されるＷＬパルス幅値に設定すること、
    をさらに備える請求項２０に記載の方法。
  24. 前記実行動作および調整動作は、前記メモリシステムの初期のパワーアップに基づいて開始される、請求項１８に記載の方法。
  25. 前記実行動作および調整動作は、与えられた時間間隔に応じて定期的に開始される、請求項１８に記載の方法。
  26. ワード線（ＷＬ）パルスに応じて動作するメモリを含むメモリシステムにおいてＷＬパルス幅を調整するための装置であって、
    現在の前記ＷＬパルス幅の下で前記メモリの内部機能をテストするために前記メモリシステム上でセルフテストを実行するための手段と、
    前記セルフテストの結果に基づいて前記メモリの前記ＷＬパルス幅を調整するためのオンチップ手段と、
    を備える装置。
  27. 調整するための前記手段は、前記メモリが前記セルフテストに失敗する場合に、前記ＷＬパルス幅を増大させるための手段と、前記メモリが前記セルフテストに合格する場合に、前記ＷＬパルス幅を減少させるための手段と、を含む、請求項２６に記載の装置。
  28. 前記セルフテストの前記結果が、合格から失敗へと、または失敗から合格へと変化するまで、前記実行することと、前記調整することとを反復するための手段、
    をさらに備える請求項２７に記載の装置。
  29. 前記調整されたＷＬパルス幅を単調に増大するように、または減少するようにして前記メモリの許容可能なＷＬパルス幅にマッピングするための手段、
    をさらに備える請求項２８に記載の装置。
  30. 前記メモリの前記ＷＬパルス幅を前記セルフテストが合格から失敗へと変化した直前に使用されたＷＬパルス幅値に設定するための手段、
    をさらに備える請求項２８に記載の装置。
  31. 前記メモリの前記ＷＬパルス幅を前記セルフテストが失敗から合格へと変化するときに使用されるＷＬパルス幅値に設定するための手段、
    をさらに備える請求項２８に記載の装置。
  32. ワード線（ＷＬ）パルスに応じて動作するメモリを含むメモリシステムにおいてＷＬパルス幅を調整するようにプロセッサによって実行可能な命令の組を含むコンピュータ可読媒体であって、
    現在の前記ＷＬパルス幅の下で前記メモリの内部機能をテストするために前記メモリシステム上でセルフテストを実行する第１の組の命令と、
    前記セルフテストの結果に基づいて前記メモリの前記ＷＬパルス幅を調整する第２の組の命令と、
    を備えるコンピュータ可読媒体。
  33. 前記第２の組の命令は、前記メモリが前記セルフテストに失敗する場合に、前記ＷＬパルス幅を増大させるように、そして前記メモリが前記セルフテストに合格する場合に、前記ＷＬパルス幅を減少させるように、前記プロセッサによって実行可能な命令を含む、請求項３２に記載のコンピュータ可読媒体。
  34. 前記セルフテストの前記結果が、合格から失敗へと、または失敗から合格へと変化するまで前記の第１および第２の組の命令を反復する第３の組の命令、
    をさらに備える請求項３３に記載のコンピュータ可読媒体。
  35. 前記調整されたＷＬパルス幅を単調に増大するように、または減少するようにして前記メモリの許容可能なＷＬパルス幅にマッピングする第４の組の命令、
    をさらに備える請求項３４に記載のコンピュータ可読媒体。
  36. 前記メモリの前記ＷＬパルス幅を前記セルフテストが合格から失敗へと変化した直前に使用されたＷＬパルス幅値に設定する第５の組の命令、
    をさらに備える請求項３４に記載のコンピュータ可読媒体。
  37. 前記メモリの前記ＷＬパルス幅を前記セルフテストが失敗から合格へと変化するときに使用されるＷＬパルス幅値に設定する第６の組の命令、
    をさらに備える請求項３４に記載のコンピュータ可読媒体。
  38. 前記メモリシステムの初期のパワーアップに基づいて前記の第１および第２の組の命令を実行する第７の組の命令、
    をさらに備える請求項３２に記載のコンピュータ可読媒体。
  39. 与えられた時間間隔に応じて前記の第１および第２の組の命令を定期的に実行する第８の組の命令、
    をさらに備える請求項３２に記載のコンピュータ可読媒体。
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