RU2010129841A - Адаптация ширин импульсов словарной шины в запоминающих системах - Google Patents
Адаптация ширин импульсов словарной шины в запоминающих системах Download PDFInfo
- Publication number
- RU2010129841A RU2010129841A RU2010129841/08A RU2010129841A RU2010129841A RU 2010129841 A RU2010129841 A RU 2010129841A RU 2010129841/08 A RU2010129841/08 A RU 2010129841/08A RU 2010129841 A RU2010129841 A RU 2010129841A RU 2010129841 A RU2010129841 A RU 2010129841A
- Authority
- RU
- Russia
- Prior art keywords
- pulse width
- self
- test
- passing
- control circuit
- Prior art date
Links
- 230000006978 adaptation Effects 0.000 title 1
- 230000003044 adaptive effect Effects 0.000 claims abstract 16
- 230000007423 decrease Effects 0.000 claims abstract 14
- 238000000034 method Methods 0.000 claims 10
- 230000008672 reprogramming Effects 0.000 claims 5
- 230000033228 biological regulation Effects 0.000 claims 4
- 230000001105 regulatory effect Effects 0.000 claims 3
- 230000003247 decreasing effect Effects 0.000 claims 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
- G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
- G11C29/50012—Marginal testing, e.g. race, voltage or current testing of timing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C2029/0407—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals on power on
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C2029/1202—Word line control
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
1. Устройство, содержащее запоминающую систему, причем запоминающая система содержит: ! запоминающее устройство, работающее согласно импульсу словарной шины (WL) с ассоциированной шириной импульса WL; ! модуль встроенного самотестирования (BIST), который взаимодействует с запоминающим устройством, причем BIST-модуль выполнен с возможностью проводить самотестирование внутренней функциональности запоминающего устройства и предоставлять сигнал, указывающий то, прошло или не прошло запоминающее устройство самотестирование; и ! схему адаптивного управления WL, которая взаимодействует с BIST-модулем и запоминающим устройством, причем схема адаптивного управления WL выполнена с возможностью регулировать ширину импульса WL запоминающего устройства на основе сигнала, предоставленного посредством BIST-модуля. ! 2. Устройство по п.1, в котором схема адаптивного управления WL выполнена с возможностью увеличивать ширину импульса WL, если сигнал, предоставленный посредством BIST-модуля, указывает, что запоминающее устройство не прошло самотестирование, и уменьшать ширину импульса WL, если сигнал, предоставленный посредством BIST-модуля, указывает, что запоминающее устройство прошло самотестирование. ! 3. Устройство по п.2, в котором схема адаптивного управления WL дополнительно выполнена с возможностью инструктировать BIST-модуль на выполнение последующих самотестирований внутренней функциональности запоминающего устройства по мере того, как ширина импульса WL увеличивается или уменьшается до тех пор, пока результат самотестирования не изменяется с прохождения на не прохождение или с не прохождения на прохождение. ! 4. Устройство п
Claims (39)
1. Устройство, содержащее запоминающую систему, причем запоминающая система содержит:
запоминающее устройство, работающее согласно импульсу словарной шины (WL) с ассоциированной шириной импульса WL;
модуль встроенного самотестирования (BIST), который взаимодействует с запоминающим устройством, причем BIST-модуль выполнен с возможностью проводить самотестирование внутренней функциональности запоминающего устройства и предоставлять сигнал, указывающий то, прошло или не прошло запоминающее устройство самотестирование; и
схему адаптивного управления WL, которая взаимодействует с BIST-модулем и запоминающим устройством, причем схема адаптивного управления WL выполнена с возможностью регулировать ширину импульса WL запоминающего устройства на основе сигнала, предоставленного посредством BIST-модуля.
2. Устройство по п.1, в котором схема адаптивного управления WL выполнена с возможностью увеличивать ширину импульса WL, если сигнал, предоставленный посредством BIST-модуля, указывает, что запоминающее устройство не прошло самотестирование, и уменьшать ширину импульса WL, если сигнал, предоставленный посредством BIST-модуля, указывает, что запоминающее устройство прошло самотестирование.
3. Устройство по п.2, в котором схема адаптивного управления WL дополнительно выполнена с возможностью инструктировать BIST-модуль на выполнение последующих самотестирований внутренней функциональности запоминающего устройства по мере того, как ширина импульса WL увеличивается или уменьшается до тех пор, пока результат самотестирования не изменяется с прохождения на не прохождение или с не прохождения на прохождение.
4. Устройство по п.3, в котором схема адаптивного управления WL выполнена с возможностью задавать ширину импульса WL запоминающего устройства равной значению ширины импульса WL, используемому непосредственно перед тем, как самотестирование изменено с прохождения на не прохождение.
5. Устройство по п.3, в котором схема адаптивного управления WL выполнена с возможностью задавать ширину импульса WL запоминающего устройства равной значению ширины импульса WL, используемому, когда самотестирование изменяется с не прохождения на прохождение.
6. Устройство по п.3, в котором схема адаптивного управления WL выполнена с возможностью увеличивать или уменьшать ширину импульса WL от начального значения способом контура обратной связи посредством предоставления нового значения, определенного на основе сигнала, предоставленного посредством BIST-модуля.
7. Устройство по п.6, в котором схема адаптивного управления WL выполнена с возможностью увеличивать или уменьшать ширину импульса WL.
8. Устройство по п.1, в котором схема адаптивного управления WL содержит:
первую схему управления, которая взаимодействует с BIST-модулем, причем первая схема управления выполнена с возможностью определения того, увеличивать или уменьшать ширину импульса WL запоминающего устройства, на основе сигнала, предоставленного посредством BIST-модуля, и предоставлять первый управляющий сигнал, указывающий определенные регулирования ширины импульса WL; и
вторую схему управления, которая взаимодействует с первой схемой управления, причем вторая схема управления выполнена с возможностью регулировать ширину импульса WL на основе первого управляющего сигнала, предоставленного посредством первой схемы управления.
9. Устройство по п.8, в котором первая схема управления определяет увеличивать ширину импульса WL, если сигнал, предоставленный посредством BIST-модуля, указывает, что запоминающее устройство не прошло самотестирование, и уменьшать ширину импульса WL, если сигнал, предоставленный посредством BIST-модуля, указывает, что запоминающее устройство прошло самотестирование.
10. Устройство по п.8, в котором вторая схема управления дополнительно выполнена с возможностью предоставлять сигнал перегрузки в первую схему управления, указывающий то, что ширина импульса WL достигла максимального или минимального разрешенного значения.
11. Устройство по п.10, в котором вторая схема управления представляет собой счетчик, выполненный с возможностью увеличивать или уменьшать значение ширины импульса WL согласно первому управляющему сигналу, предоставленному посредством первой схемы управления, и выполненный с возможностью предоставлять отрегулированную ширину импульса WL как увеличенное/уменьшенное значение и предоставлять сигнал перегрузки как бит переполнения операции увеличения/уменьшения.
12. Устройство по п.8, в котором схема адаптивного управления WL дополнительно выполнена с возможностью преобразовывать отрегулированную ширину импульса WL в допустимые ширины импульсов WL запоминающего устройства способом монотонного увеличения или уменьшения.
13. Устройство по п.8, в котором схема адаптивного управления WL дополнительно включает в себя модуль перепрограммирования, который взаимодействует с первой и второй схемами управления, причем вторая схема управления выполнена с возможностью предоставлять отрегулированное значение ширины импульса WL в модуль перепрограммирования, при этом первая схема управления выполнена с возможностью предоставлять сигнал записи, который инструктирует модулю перепрограммирования сохранять отрегулированное значение ширины импульса WL, предоставленное посредством второй схемы управления, и модуль перепрограммирования выполнен с возможностью предоставлять энергонезависимое хранение отрегулированного значения ширины импульса WL.
14. Устройство по п.8, в котором модуль перепрограммирования реализуется как запоминающее устройство eFUSE.
15. Устройство по п.8, при этом устройство представляет собой устройство беспроводной связи, причем устройство дополнительно содержит системный контроллер.
16. Устройство по п.15, в котором системный контроллер выполнен с возможностью инструктировать запоминающей системе регулировать ширину импульса WL при начальном включении питания устройства беспроводной связи.
17. Устройство по п.15, в котором системный контроллер выполнен с возможностью инструктировать запоминающей системе периодически регулировать ширину импульса WL согласно данному интервалу времени.
18. Способ регулирования ширины импульса словарной шины (WL) в запоминающей системе, включающей в себя запоминающее устройство, работающее согласно импульсу WL, при этом способ содержит этапы, на которых:
выполняют самотестирование в запоминающей системе, чтобы тестировать внутреннюю функциональность запоминающего устройства при текущей ширине импульса WL; и
регулируют ширину импульса WL запоминающего устройства на основе результатов самотестирования с использованием схем адаптивного управления WL на микросхеме.
19. Способ по п.18, в котором этап регулирования включает в себя этап, на котором увеличивают ширину импульса WL, если запоминающее устройство не проходит самотестирование, и уменьшают ширину импульса WL, если запоминающее устройство проходит самотестирование.
20. Способ по п.19, дополнительно содержащий этап, на котором:
- повторяют выполнение и регулирование до тех пор, пока результат самотестирования не изменяется с прохождения на не прохождение или с не прохождения на прохождение.
21. Способ по п.20, дополнительно содержащий этап, на котором:
преобразуют отрегулированную ширину импульса WL в допустимые ширины импульсов WL запоминающего устройства способом монотонного увеличения или уменьшения.
22. Способ по п.20, дополнительно содержащий этап, на котором:
задают ширину импульса WL запоминающего устройства равной значению ширины импульса WL, используемому непосредственно перед тем, как самотестирование изменено с прохождения на не прохождение.
23. Способ по п.20, дополнительно содержащий этап, на котором:
задают ширину импульса WL запоминающего устройства равной значению ширины импульса WL, используемому, когда самотестирование изменяется с не прохождения на прохождение.
24. Способ по п.18, в котором операции выполнения и регулирования инициируются при начальном включении питания запоминающей системы.
25. Способ по п.18, в котором операции выполнения и регулирования инициируются периодически согласно данному интервалу времени.
26. Устройство для регулирования ширины импульса словарной шины (WL) в запоминающей системе, включающей в себя запоминающее устройство, работающее согласно импульсу WL, при этом устройство содержит:
средство для выполнения самотестирования в запоминающей системе, чтобы тестировать внутреннюю функциональность запоминающего устройства при текущей ширине импульса WL; и
средство на микросхеме для регулирования ширины импульса WL запоминающего устройства на основе результатов самотестирования.
27. Устройство по п.26, в котором средство для регулирования включает в себя средство для увеличения ширины импульса WL, если запоминающее устройство не проходит самотестирование, и средство для уменьшения ширины импульса WL, если запоминающее устройство проходит самотестирование.
28. Устройство по п.27, дополнительно содержащее:
средство для повторения выполнения и регулирования до тех пор, пока результат самотестирования не изменяется с прохождения на не прохождение или с не прохождения на прохождение.
29. Устройство по п.28, дополнительно содержащее:
средство для преобразования отрегулированной ширины импульса WL в допустимые ширины импульсов WL запоминающего устройства способом монотонного увеличения или уменьшения.
30. Устройство по п.28, дополнительно содержащее:
средство для задания ширины импульса WL запоминающего устройства, равной значению ширины импульса WL, используемому непосредственно перед тем, как самотестирование изменено с прохождения на не прохождение.
31. Устройство по п.28, дополнительно содержащее:
средство для задания ширины импульса WL запоминающего устройства, равной значению ширины импульса WL, используемому, когда самотестирование изменяется с непрохождения на прохождение.
32. Машиночитаемый носитель, включающий в себя наборы инструкций, исполняемых посредством процессора, чтобы регулировать ширину импульса словарной шины (WL) в запоминающей системе, включающей в себя запоминающее устройство, работающее согласно импульсу WL, при этом машиночитаемый носитель содержит:
первый набор инструкций, чтобы выполнять самотестирование в запоминающей системе, чтобы тестировать внутреннюю функциональность запоминающего устройства при текущей ширине импульса WL; и
второй набор инструкций, чтобы регулировать ширину импульса WL запоминающего устройства на основе результатов самотестирования.
33. Машиночитаемый носитель по п.32, в котором второй набор инструкций включает в себя инструкции, исполняемые посредством процессора, чтобы увеличивать ширину импульса WL, если запоминающее устройство не проходит самотестирование, и уменьшать ширину импульса WL, если запоминающее устройство проходит самотестирование.
34. Машиночитаемый носитель по п.33, дополнительно содержащий:
третий набор инструкций, чтобы повторять первый и второй наборы инструкций до тех пор, пока результат самотестирования не изменяется с прохождения на непрохождение или с непрохождения на прохождение.
35. Машиночитаемый носитель по п.34, дополнительно содержащий:
четвертый набор инструкций, чтобы преобразовывать отрегулированную ширину импульса WL в допустимые ширины импульсов WL запоминающего устройства способом монотонного увеличения или уменьшения.
36. Машиночитаемый носитель по п.34, дополнительно содержащий:
пятый набор инструкций, чтобы задавать ширину импульса WL запоминающего устройства, равной значению ширины импульса WL, используемому непосредственно перед тем, как самотестирование изменено с прохождения на не прохождение.
37. Машиночитаемый носитель по п.34, дополнительно содержащий:
шестой набор инструкций, чтобы задавать ширину импульса WL запоминающего устройства, равной значению ширины импульса WL, используемому, когда самотестирование изменяется с непрохождения на прохождение.
38. Машиночитаемый носитель по п.32, дополнительно содержащий:
седьмой набор инструкций, чтобы выполнять первый и второй набор инструкций при начальном включении питания запоминающей системы.
39. Машиночитаемый носитель по п.32, дополнительно содержащий:
восьмой набор инструкций, чтобы выполнять первый и второй набор инструкций периодически согласно данному интервалу времени.
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US1425707P | 2007-12-17 | 2007-12-17 | |
| US61/014,257 | 2007-12-17 | ||
| US12/328,156 US7882407B2 (en) | 2007-12-17 | 2008-12-04 | Adapting word line pulse widths in memory systems |
| US12/328,156 | 2008-12-04 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| RU2010129841A true RU2010129841A (ru) | 2012-01-27 |
| RU2455713C2 RU2455713C2 (ru) | 2012-07-10 |
Family
ID=40754896
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2010129841/08A RU2455713C2 (ru) | 2007-12-17 | 2008-12-15 | Адаптация ширин импульсов словарной шины в запоминающих системах |
Country Status (15)
| Country | Link |
|---|---|
| US (1) | US7882407B2 (ru) |
| EP (1) | EP2232502B1 (ru) |
| JP (3) | JP2011507148A (ru) |
| KR (2) | KR20130042652A (ru) |
| CN (2) | CN101925963A (ru) |
| AU (1) | AU2008338531B2 (ru) |
| BR (1) | BRPI0821275B1 (ru) |
| CA (1) | CA2709424C (ru) |
| CR (1) | CR11503A (ru) |
| IL (1) | IL206374A (ru) |
| MX (1) | MX2010006685A (ru) |
| MY (1) | MY152831A (ru) |
| RU (1) | RU2455713C2 (ru) |
| UA (1) | UA98989C2 (ru) |
| WO (1) | WO2009079457A1 (ru) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006331511A (ja) * | 2005-05-25 | 2006-12-07 | Matsushita Electric Ind Co Ltd | 半導体記憶装置およびその検査手法 |
| WO2011094437A2 (en) | 2010-01-28 | 2011-08-04 | Hewlett-Packard Development Company, L.P. | Memory access methods and apparatus |
| US9146867B2 (en) | 2011-10-31 | 2015-09-29 | Hewlett-Packard Development Company, L.P. | Methods and apparatus to access memory using runtime characteristics |
| US8787099B2 (en) | 2012-06-20 | 2014-07-22 | Lsi Corporation | Adjusting access times to memory cells based on characterized word-line delay and gate delay |
| US8773927B2 (en) | 2012-09-07 | 2014-07-08 | Lsi Corporation | Adjusting bit-line discharge time in memory arrays based on characterized word-line delay and gate delay |
| TWI489245B (zh) * | 2012-12-04 | 2015-06-21 | Univ Nat Cheng Kung | 具有能預測因製程與環境變異所造成時序錯誤的嵌入式脈衝時序電路系統 |
| US9514844B2 (en) * | 2014-08-26 | 2016-12-06 | Globalfoundries Inc. | Fast auto shift of failing memory diagnostics data using pattern detection |
| US9437318B2 (en) | 2014-10-24 | 2016-09-06 | Sandisk Technologies Llc | Adaptive program pulse duration based on temperature |
| US9606742B1 (en) * | 2015-12-14 | 2017-03-28 | Oracle International Corporation | Variable pulse widths for word line activation using power state information |
| US10768230B2 (en) | 2016-05-27 | 2020-09-08 | International Business Machines Corporation | Built-in device testing of integrated circuits |
| US10725913B2 (en) | 2017-10-02 | 2020-07-28 | Micron Technology, Inc. | Variable modulation scheme for memory device access or operation |
| US11403241B2 (en) | 2017-10-02 | 2022-08-02 | Micron Technology, Inc. | Communicating data with stacked memory dies |
| US10446198B2 (en) * | 2017-10-02 | 2019-10-15 | Micron Technology, Inc. | Multiple concurrent modulation schemes in a memory system |
| US10783299B1 (en) * | 2018-03-27 | 2020-09-22 | Cadence Design Systems, Inc. | Simulation event reduction and power control during MBIST through clock tree management |
| CN109658964B (zh) * | 2018-11-15 | 2020-08-14 | 长江存储科技有限责任公司 | 闪存器的数据写入方法及装置、存储设备及存储介质 |
| US10930364B2 (en) * | 2018-11-16 | 2021-02-23 | International Business Machines Corporation | Iterative functional test exerciser reload and execution |
| CN111128264B (zh) * | 2019-12-05 | 2021-08-06 | 海光信息技术股份有限公司 | 字线脉冲电路、字线脉冲侦测方法、读方法、芯片及设备 |
| US20230352082A1 (en) * | 2022-04-30 | 2023-11-02 | Ceremorphic, Inc. | Dynamic Adjustment of Word Line Timing in Static Random Access Memory |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07130183A (ja) * | 1993-10-29 | 1995-05-19 | Sony Corp | チューニング回路 |
| JP3591887B2 (ja) * | 1994-09-12 | 2004-11-24 | 富士通株式会社 | 半導体記憶装置 |
| US5796993A (en) * | 1996-10-29 | 1998-08-18 | Maguire; Jeffrey E. | Method and apparatus for semiconductor device optimization using on-chip verification |
| US6161204A (en) * | 1998-02-17 | 2000-12-12 | Micron Technology, Inc. | Method and apparatus for testing SRAM memory cells |
| US6535752B1 (en) * | 1999-04-01 | 2003-03-18 | Ericsson Inc. | Radio receiver with power saving during synchronization retries |
| JP2001057083A (ja) * | 1999-08-11 | 2001-02-27 | Hitachi Ltd | 半導体記憶装置 |
| JP2001101868A (ja) | 1999-09-30 | 2001-04-13 | Hitachi Ltd | 半導体記憶装置 |
| US6341093B1 (en) | 2000-06-07 | 2002-01-22 | International Business Machines Corporation | SOI array sense and write margin qualification |
| JP2002025292A (ja) | 2000-07-11 | 2002-01-25 | Hitachi Ltd | 半導体集積回路 |
| JP2003242799A (ja) * | 2002-02-12 | 2003-08-29 | Hitachi Ltd | 半導体集積回路 |
| JP2004178729A (ja) | 2002-11-28 | 2004-06-24 | Hitachi Ltd | 半導体記憶装置 |
| RU2297032C2 (ru) * | 2004-07-14 | 2007-04-10 | Институт Инженерной Физики Российская Федерация (Ииф Рф) | Самокорректирующееся запоминающее устройство |
| JP2006331511A (ja) * | 2005-05-25 | 2006-12-07 | Matsushita Electric Ind Co Ltd | 半導体記憶装置およびその検査手法 |
| US7355902B2 (en) | 2006-05-11 | 2008-04-08 | International Business Machines Corporation | Methods and apparatus for inline characterization of high speed operating margins of a storage element |
| US7606097B2 (en) * | 2006-12-27 | 2009-10-20 | Micron Technology, Inc. | Array sense amplifiers, memory devices and systems including same, and methods of operation |
| US7760565B2 (en) * | 2007-07-24 | 2010-07-20 | International Business Machines Corporation | Wordline-to-bitline output timing ring oscillator circuit for evaluating storage array performance |
| US7505340B1 (en) | 2007-08-28 | 2009-03-17 | International Business Machines Corporation | Method for implementing SRAM cell write performance evaluation |
-
2008
- 2008-12-04 US US12/328,156 patent/US7882407B2/en active Active
- 2008-12-15 KR KR1020137007908A patent/KR20130042652A/ko not_active Application Discontinuation
- 2008-12-15 KR KR1020107016074A patent/KR101274626B1/ko active IP Right Grant
- 2008-12-15 WO PCT/US2008/086834 patent/WO2009079457A1/en active Application Filing
- 2008-12-15 UA UAA201008919A patent/UA98989C2/ru unknown
- 2008-12-15 MX MX2010006685A patent/MX2010006685A/es active IP Right Grant
- 2008-12-15 CA CA2709424A patent/CA2709424C/en not_active Expired - Fee Related
- 2008-12-15 AU AU2008338531A patent/AU2008338531B2/en not_active Ceased
- 2008-12-15 BR BRPI0821275-9A patent/BRPI0821275B1/pt active IP Right Grant
- 2008-12-15 CN CN2008801254900A patent/CN101925963A/zh active Pending
- 2008-12-15 JP JP2010539681A patent/JP2011507148A/ja not_active Withdrawn
- 2008-12-15 CN CN201610962503.6A patent/CN107068197B/zh active Active
- 2008-12-15 EP EP08861986.1A patent/EP2232502B1/en not_active Not-in-force
- 2008-12-15 RU RU2010129841/08A patent/RU2455713C2/ru active
- 2008-12-15 MY MYPI20102828 patent/MY152831A/en unknown
-
2010
- 2010-06-14 IL IL206374A patent/IL206374A/en not_active IP Right Cessation
- 2010-06-16 CR CR11503A patent/CR11503A/es not_active Application Discontinuation
-
2013
- 2013-02-04 JP JP2013019460A patent/JP5490928B2/ja active Active
-
2014
- 2014-02-26 JP JP2014036002A patent/JP5763233B2/ja active Active
Also Published As
| Publication number | Publication date |
|---|---|
| KR101274626B1 (ko) | 2013-06-13 |
| KR20130042652A (ko) | 2013-04-26 |
| JP2014139857A (ja) | 2014-07-31 |
| JP5490928B2 (ja) | 2014-05-14 |
| IL206374A0 (en) | 2010-12-30 |
| JP2011507148A (ja) | 2011-03-03 |
| WO2009079457A1 (en) | 2009-06-25 |
| CA2709424A1 (en) | 2009-06-25 |
| RU2455713C2 (ru) | 2012-07-10 |
| US20090158101A1 (en) | 2009-06-18 |
| CN101925963A (zh) | 2010-12-22 |
| US7882407B2 (en) | 2011-02-01 |
| MX2010006685A (es) | 2010-11-12 |
| UA98989C2 (ru) | 2012-07-10 |
| AU2008338531B2 (en) | 2012-07-19 |
| CR11503A (es) | 2010-08-11 |
| BRPI0821275B1 (pt) | 2020-03-17 |
| AU2008338531A1 (en) | 2009-06-25 |
| BRPI0821275A2 (pt) | 2015-09-15 |
| JP5763233B2 (ja) | 2015-08-12 |
| CA2709424C (en) | 2013-12-10 |
| KR20100094585A (ko) | 2010-08-26 |
| IL206374A (en) | 2014-07-31 |
| JP2013137856A (ja) | 2013-07-11 |
| MY152831A (en) | 2014-11-28 |
| CN107068197B (zh) | 2019-03-15 |
| EP2232502A1 (en) | 2010-09-29 |
| CN107068197A (zh) | 2017-08-18 |
| EP2232502B1 (en) | 2016-11-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| RU2010129841A (ru) | Адаптация ширин импульсов словарной шины в запоминающих системах | |
| US7199565B1 (en) | Low-dropout voltage regulator with a voltage slew rate efficient transient response boost circuit | |
| CN109213247B (zh) | 用以供应调节电压至目标电路的电路及方法 | |
| US8040652B2 (en) | Programmable power distribution switches with two-level current sensing | |
| US7795952B2 (en) | Regulation of recovery rates in charge pumps | |
| US9983643B2 (en) | Providing multiple power paths in an integrated circuit | |
| US10866606B2 (en) | Methods and apparatuses for multiple-mode low drop out regulators | |
| US10025334B1 (en) | Reduction of output undershoot in low-current voltage regulators | |
| US20190271999A1 (en) | Online Voltage Adjustment Circuit for Board Power Supply | |
| CN102612805A (zh) | 用于放大器的有源偏压控制电路及其上电定序方法 | |
| US20140103890A1 (en) | Supply noise current control circuit in bypass mode | |
| JP2009201175A (ja) | 電源回路 | |
| US20170168549A1 (en) | Chip power supply method and chip | |
| KR20120122142A (ko) | 비휘발성 메모리 장치 및 검증 방법 | |
| US8476966B2 (en) | On-die voltage regulation using p-FET header devices with a feedback control loop | |
| US8278986B2 (en) | Trimming of a pseudo-closed loop programmable delay line | |
| JP2013003699A (ja) | レギュレータ用半導体集積回路 | |
| JP4922882B2 (ja) | 電圧可変レギュレータ | |
| JP4228013B2 (ja) | 電源電圧リセット回路、およびリセット信号生成方法 | |
| US10965216B2 (en) | Integrated circuits with current limit clamps and skip clamps for power converters | |
| CN107801274B (zh) | 一种恒功率输出led驱动电源及其恒功率输出方法 | |
| JP2013232760A (ja) | 出力ドライバ回路 | |
| US7973526B2 (en) | Reference voltage generator having improved setup voltage characteristics and method of controlling the same | |
| US20200089264A1 (en) | Managing linear regulator transient voltages upon sleep transitions | |
| TW201234156A (en) | Method and circuit for adapter soft start current control in a low drop-out regulator |