BRPI0821275B1 - Larguras de pulso de linha de palavra adaptáveis em sistemas de memória - Google Patents

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Sei Seung Yoon
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Qualcomm Incorporated
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Abstract

larguras de pulso de linha de palavra adpatáveis em sistemas de memória são revelados sistemas, circuitos e métodos para adaptar larguras de pulso de linha de palavra (wl) utilizadas em sistemas de memória. uma modalidade da invenção é dirigida a um equipamento que compreende um sistema de memória. o sistema de memória compreende: uma memória que opera de acordo com um pulso de linha de palavras (wl) com uma largura de pulso wl associada; uma unidade de auto-teste embutido (bist) que faz interface com a memória, a unidade bist sendo configurada para rodar um auto-teste da funcionalidade interna da memória e fornecer um sinal que indica se a memória passou ou falhou no auto- teste; e um circuito de controle wl adaptável que faz interface com a unidade bist e a memória, o circuito de controle wl adaptável configurado para ajustar a largura de pulso wl da memória com base no sinal fornecido pela unidade bist.

Description

"LARGURAS DE PULSO DE LINHA DE PALAVRA ADPATÁVEIS EM SISTEMAS DE MEMÓRIA" Reivindicações de prioridade de acordo com 35 U.S.C. §119 0 presente pedido para patente reivindica prioridade ao pedido provisional número 61/014.257 intitulado "APPARATUS AND METHOD FOR ADAPTING WORD LINE PULSE WIDTHS IN MEMORY SYSTEMS" depositado em 17 de dezembro de 2007, e cedido ao cessionário do presente e pelo presente expressamente incorporado a titulo de referência na presente invenção.
Campo da invenção As modalidades da invenção são relacionadas a sistemas de memória. Mais particularmente, as modalidades da invenção são relacionadas à adaptação de larguras de pulso de linha de palavras utilizadas em sistemas de memória.
Fundamentos À medida que a tecnologia CMOS é continuamente escalonada em dimensões menores, variações de processo devido a limitações de controle de processo bem como limites físicos fundamentais tendem a aumentar. Memórias incorporadas como SRAM incorporado são particularmente suscetíveis a grandes variações de processo devido a regras de desenho agressivas e seu tamanho pequeno em comparação com outra lógica digital. Para lidar com esse aumento grande em variações de processo, projetistas de circuito de memória utilizam tipicamente abordagens de desenho excessivamente conservadoras para obter rendimento funcional e paramétrico elevado.
Por exemplo, um projetista pode equilibrar desempenho (por exemplo, velocidade) e/ou consumo de energia por rendimento por projetar um circuito integrado específico (IC) para funcionar sobre uma ampla gama de variações de processo, incluindo tanto variação local (em cada IC) como global (entre ICs). Isso resulta em uma maior percentagem dos ICs produzidos sendo operacionais (isto é, rendimento aumentado) , porém os sacrifícios em desempenho e/ou consumo de energia podem ser substanciais naqueles ICs que não são submetidos à gama total de variações de processo. Devido à natureza estatística de variações de processo, o número efetivo de ICs que experimentam desempenho substancial e/ou degradação de consumo de energia pode ser bem elevado. A figura 1 é um diagrama esquemático que ilustra um sistema de memória convencional 100 inclui uma memória 110, um circuito de auto-teste embutido (BIST) 120, e um módulo de definição de largura de pulso 130. BIST 120 testa toda ou uma porção da funcionalidade interna de memória 110. O módulo de definição de largura de pulso 130 define a largura de pulso WL a ser utilizada para os ciclos de leitura/gravação na memória 110. 0 módulo de definição de largura de pulso 130 pode receber um código de n-bit externo a partir de um controlador de sistema, ou similar, indicando a largura de pulso WL desejada.
Como é bem sabido na técnica, a largura de pulso WL determina o período de tempo que cada operação de leitura ou gravação requer para concluir, que afeta diretamente tanto o desempenho como o consumo de energia daquela memória. Em geral, uma largura de pulso WL aumentada assegura uma operação de leitura/gravação mais precisa, porém opera mais lentamente e requer mais energia. Ao contrário, uma largura de pulso WL diminuída pode ser menos precisa, especialmente em uma ampla gama de variações de processo, porém pode operar mais rápido e requer menos energia. Desse modo, a definição da largura de pulso WL desejada é frequentemente um equilíbrio de desenho entre o desempenho de memória e rendimento.
Quando uma batelada de ICs que implementam sistema de memória 100 é produzida, uma das técnicas pós-fabricação convencionais utilizada para otimizar desempenho de memória e aumentar rendimento é utilizar compensação diqital pós-silício. Tipicamente, o códiqo diqital externo utilizado para controlar a larqura de pulso WL (códiqo de larqura de pulso WL) é definido para obter o rendimento alvo para certa memória. As medições são executadas em uma qrande amostra de memórias, e o rendimento é determinado para diferentes larguras de pulso WL. A largura de pulso WL ótima é determinada com base no rendimento alvo e é fixa para todas as memórias.
Essa abordagem tem várias limitações. Uma limitação é que a largura de pulso WL é fixa para todos os ICs com base em variações extremas de processo. Como discutido acima, muitos se não a maioria dos ICs não experimentam tal variação de processo extrema. Portanto, a perda de desempenho grande e consumo de energia adicional podem afetar uma maior parte dos ICs produzidos. Outra limitação é que grande tempo de teste é necessário para medir os tamanhos de amostra grandes necessários para determinar precisamente o valor da largura de pulso WL ótima para um dado rendimento alvo.
Sumário Modalidades exemplares da invenção são dirigidas a sistemas, circuitos e métodos para adaptar larguras de pulso WL utilizadas em sistemas de memória.
Uma modalidade da invenção é dirigida a um equipamento que compreende um pulso de linha de palavras (WL) com uma largura de pulso WL associada; uma unidade de auto-teste embutido (BIST) que faz interface com a memória, a unidade BIST sendo configurada para rodar um auto-teste da funcionalidade interna da memória e fornecer um sinal que indica se a memória passou ou falhou no auto-teste; e um circuito de controle WL adaptável que faz interface com a unidade BIST e a memória, o circuito de controle WL adaptável sendo configurado para ajustar a largura de pulso WL da memória com base no sinal fornecido pela unidade BIST.
Outra modalidade da invenção é dirigida a um método de ajustar uma largura de pulso de linha de palavras (WL) em um sistema de memória incluindo uma memória que opera de acordo com um pulso WL. 0 método compreende executar um auto-teste no sistema de memória para testar a funcionalidade interna da memória de acordo com a largura de pulso WL atual; e ajustar a largura de pulso WL da memória com base nos resultados do auto-teste utilizando conjunto de circuitos de controle WL adaptável em - chip.
Outra modalidade da invenção é dirigida a um equipamento para ajustar uma largura de pulso de linha de palavras (WL) em um sistema de memória que inclui uma memória operando de acordo com um pulso WL. 0 equipamento compreende: mecanismos para executar um auto-teste no sistema de memória para testar a funcionalidade interna da memória de acordo com a largura de pulso WL atual; e mecanismos em - chip para ajustar a largura de pulso WL da memória com base nos resultados do auto-teste.
Outra modalidade da invenção é dirigida a um meio legível por computador que inclui conjuntos de instruções executáveis por um processador para ajustar uma largura de pulso de linha de palavras (WL) em um sistema de memória incluindo uma memória operando de acordo com um pulso WL. 0 meio legível por computador compreende: um primeiro conjunto de instruções executáveis pelo processador para executar um auto-teste no sistema de memória para testar a funcionalidade interna da memória de acordo com a largura de pulso WL atual; e um segundo conjunto de instruções executáveis pelo processador para ajustar a largura de pulso WL da memória com base nos resultados do auto-teste.
Breve descrição dos desenhos Os desenhos em anexo são apresentados para auxiliar na descrição de modalidades da invenção e são fornecidos exclusivamente para ilustração das modalidades e não limitação das mesmas. A figura 1 é um diagrama esquemático que ilustra um sistema de memória convencional que lê/grava dados de acordo com um pulso de linha de palavra (WL). A figura 2 ilustra um sistema de memória. A figura 3 é um fluxograma que ilustra a operação de um loop de controle WL adaptável. A figura 4 ilustra uma implementação de exemplo do controlador de largura de pulso da figura 2 utilizando um contador de n-bit. A figura 5 mostra um diagrama de blocos de um desenho de um dispositivo de comunicação sem fio em um sistema de comunicação sem fio.
Descrição detalhada Aspectos de modalidades da invenção são revelados na descrição a seguir e desenhos relacionados dirigidos a modalidades específicas da invenção. Modalidades alternativas podem ser idealizadas sem se afastar do escopo da invenção. Adicionalmente, elementos bem conhecidos da invenção não serão descritos em detalhe ou serão omitidos de modo a não obscurecer os detalhes relevantes da invenção. A palavra "exemplar" é utilizada aqui para significar "servir como exemplo, ocorrência ou ilustração." Qualquer modalidade descrita aqui como "exemplar" não deve ser necessariamente interpretada como preferida ou vantajosa em relação a outras modalidades. De modo semelhante, o termo "modalidades da invenção" não requer que todas as modalidades da invenção incluam a característica, vantagem ou modo de operação discutido.
Como discutido nos antecedentes, a abordagem convencional para otimizar larguras de pulso de linha de palavra (WL) para sistemas de memória em um dado lote de circuitos integrados (ICs) responde por uma ampla gama de variações de processo por equilibrar desempenho e/ou consumo de energia em ICs individuais para aumentar o rendimento geral. Entretanto, essa abordagem é tipicamente excessivamente conservadora para muitos se não a maioria dos sistemas de memória nos ICs. Para aumentar o desempenho e reduzir o consumo de energia, enquanto ainda mantém e aumenta potencialmente o rendimento geral, as modalidades da invenção ajustam a largura de pulso de WL para cada IC individualmente. Ao passo que abordagens convencionais limitam a largura de pulso WL em cada IC a um valor conservador com base em medições médias para o grupo de ICs, as modalidades da invenção permitem que a largura de pulso WL seja adaptada a cada IC individualmente para otimizar o desempenho e consumo de energia em vista das variações de processo efetivas experimentadas por aquele IC. A figura 2 ilustra um sistema de memória 200 de acordo com uma modalidade da invenção. O sistema de memória 200 inclui uma memória 210, um auto-teste embutido (BIST) descrito nos antecedentes. Entretanto, o sistema de memória 200 adiciona um módulo de controle de pulso WL adaptável 240, um controlador de largura de pulso 250, um decodificador 260, e um módulo de reprogramação de código 270, que fazem interface com a infra-estrutura de sistema de memória convencional pré-existente, incluindo memória 210, BIST 220, e módulo de definição de largura de pulso 230, para formar um loop de controle WL adaptável 280 que controla individualmente a largura de pulso WL para cada memória em um ou mais ICs como será descrito abaixo em mais detalhe. O módulo de controle de pulso WL adaptável 240 faz interface diretamente com BIST 220, controlador de largura de pulso 250, e módulo de reprogramação de código 270 utilizando uma série de sinais de controle. Como ilustrado na figura 2, o módulo de controle de pulso WL adaptável 240 recebe um sinal de código de carga, um sinal de habilitação, e um sinal CLK a partir de um controlador de sistema ou similar (não mostrado) . O sinal de código de carga indica que o código de largura de pulso WL inicial deve ser carregado. O sinal de habilitação instrui o módulo de controle de pulso WL adaptável 240 a iniciar um procedimento de determinação de largura de pulso WL ótimo. O sinal CLK provê simplesmente o módulo de controle de pulso WL adaptável 240 com o relógio do sistema. O módulo de controle de pulso WL adaptável 240 envia um sinal en_bist para BIST 220 instruindo BIST 220 a executar um auto-teste na memória 210. O en_bist pode simplesmente ser implementado como um bit único, como um '1' instruindo BIST 220 a executar o auto-teste e um '0' instruindo BIST 220 a não executar o auto-teste, por exemplo, ou utilizando um esquema mais elaborado. Em resposta, BIST 220 envia um sinal de passar e um sinal de feito para o módulo de controle de pulso WL adaptável 240. O sinal passar indica se a memória 210 passou no auto-teste (isto é, a memória 210 é satisfatoriamente operacional), ou se a memória 210 falhou no auto-teste (isto é, a memória 210 não é satisfatoriamente operacional). O sinal passar pode ser simplesmente implementado como um único bit, com um '1' indicando um 'passar' e um '0' indicando uma 'falha' , por exemplo, ou pelo uso de um esquema mais elaborado. O sinal feito indica que o BIST 220 acabou de executar o auto-teste na memória 210. O sinal feito pode ser simplesmente implementado como um único bit, com um '1' indicando que o auto-teste acabou e um '0' indicando que o auto-teste não acabou, por exemplo, ou pelo uso de um esquema mais elaborado. O módulo de controle de pulso WL adaptável 240 se comunica com o controlador de largura de pulso 250 enviando um sinal de carga e um sinal para cima/para baixo. O sinal de carga instrui o controlador de largura de pulso 250 a carregar o código de largura de pulso WL inicial. O código de largura de pulso WL inicial pode ser fornecido para o controlador de largura de pulso 250 pelo controlador do sistema, por exemplo. 0 valor de código de largura de pulso WL inicial pode ser determinado com base em simulações, por exemplo, levando em conta o alcance das variações de processo, etc. Como o código de largura de pulso WL inicial pode indicar uma largura de pulso WL que pode não ser inicialmente ótima (isto é, demasiadamente grande ou demasiadamente pequena), o sinal para cima/para baixo instrui o controlador de largura de pulso 250 a aumentar ou diminuir o código de largura de pulso WL a partir do valor inicial. O sinal para cima/para baixo pode simplesmente ser implementado como um único bit, com um '1' instruindo o controlador de largura de pulso 250 a aumentar o valor de código de largura de pulso WL e um '0' instruindo o controlador de largura de pulso 250 a diminuir o valor de código de largura de pulso WL, por exemplo, ou pelo uso de um esquema mais elaborado. Além disso, o módulo de controle de pulso WL adaptável 240 também provê o controlador de largura de pulso 250 com um sinal clk_cout de relógio. O sinal clk_cout pode ser uma versão convertida descendente do sinal CLK, por exemplo, para facilitar que o controlador de largura de pulso 250 incremente ou decresça o código de largura de pulso WL. 0 módulo de controle de pulso WL adaptável 24 também recebe um sinal de sobrecarga a partir do controlador de largura de pulso 250 indicando se o código de largura de pulso WL foi aumentado até seu valor máximo ou diminuído para seu valor mínimo. O sinal de sobrecarga pode ser simplesmente implementado como um único bit, com um '1' indicando que um máximo ou mínimo foi atingido e um '0' indicando que um máximo ou mínimo não foi atingido, por exemplo, ou pelo uso de um esquema mais elaborado, como um sinal de dois bits com um '10' indicando que um máximo foi atingido, um '01' indicando que um mínimo foi atingido, e um '00' indicando que um máximo ou mínimo não foi atingido.
Quando um código final foi selecionado, o controlador de largura de pulso 250 transmite esse código final para o módulo de reprogramação de código 270 e módulo de controle de pulso WL adaptável 240 envia um sinal write_code para o módulo de reprogramação de código 270 instruindo o módulo d reprogramação de código 270 a programar o código de largura de pulso WL final otimizado em uma memória contida no mesmo. O write_code pode ser simplesmente implementado como um único bit, com um '1' instruindo o módulo de reprogramação de código 270 a programar o código final e um '0' instruindo o módulo de reprogramação de código 270 a não programar o código final, por exemplo, ou utilizar um esquema mais elaborado. 0 módulo de reprogramação de código 270 permite a reprogramação em tempo real dinâmica do sistema de memória 100, e a armazenagem permanente do código de largura de pulso WL final otimizado. Em algumas aplicações, a memória no módulo de reprogramação de código 27 0 pode ser uma memória não volátil capaz de armazenar o código de pulso WL final otimizado indefinidamente. Por exemplo, o módulo de reprogramação de código 27 0 pode ser implementado com uma memória eFUSE ou qualquer outra memória não volátil programável bem conhecida. Entretanto, em outras aplicações uma memória volátil pode ser utilizada. O decodificador 260 recebe o código de largura de pulso WL a partir do controlador de largura de pulso 250 durante a determinação de largura de pulso WL, ou do módulo de reprogramação de código 270 após o código de largura de pulso WL ter sido finalizado. Como os códigos de largura de pulso WL podem não necessariamente ter uma relação monótona com as larguras de pulso WL efetivas, o decodificador 260 é utilizado para mapear ou decodificar cada código de largura de pulso WL de modo que a largura de pulso WL de saída do módulo de definição de largura de pulso 230 aumente/diminua de forma monótona com o código de largura de pulso WL pré-codificado. 0 módulo de definição de conjunto de largura de pulso 230 por sua vez, define a largura de pulso WL utilizada para leitura de ou gravação para a memória 210.
Será reconhecido por uma pessoa com conhecimentos comuns na técnica que o decodificador 260 permite que o loop de controle WL adaptável 280 busque os códigos de largura de pulso WL em potencial para um código otimizado sem manter registro de quais códigos foram buscados por buscar em uma única direção crescente/decrescente. Entretanto, o uso do decodificador 260 não é destinado a limitar o escopo de várias modalidades da invenção, que podem alternativamente utilizar uma memória ou similar para manter registro de quais códigos foram testados. A figura 3 é um fluxograma que ilustra a operação de um loop de controle de WL adaptável, de acordo com uma modalidade da invenção. A operação de otimizar a largura de pulso WL do sistema de memória 200 será descrita abaixo com referência às figuras 2 e 3, e com referência aos sinais de controle descritos acima.
De acordo com modalidades da invenção, cada IC define independentemente sua própria largura de pulso WL. Isso pode ser feito, por exemplo, na ligação inicial, ou sempre que necessário. Por exemplo, efeitos de degradação de memória dependentes de idade, bem conhecidos, como efeitos de portadora hot, efeitos de instabilidade de temperatura de polarização negativa (NBTI), etc., podem reduzir o desempenho da memória com o passar do tempo. Pode ser desejável, portanto, ajustar a largura de pulso WL da memória de acordo com modalidades da invenção não somente inicialmente, como também subsequentemente para otimizar a operação de memória à luz de características de IC degradadas.
Após o controlador do sistema habilitar o loop de controle WL adaptável 280 utilizando o sinal de habilitação, instrui o módulo de controle de pulso WL adaptável 240 a carregar o código de largura de pulso WL inicial utilizando o sinal load_code. O módulo de controle de pulso WL adaptável 240, por sua vez, instrui o controlador de largura de pulso 250 a carregar o código de largura de pulso WL inicial utilizando o sinal de carga. O controlador de largura de pulso 250 emite o código de largura de pulso WL inicial para o decodificador 260, que define subsequentemente a largura de pulso WL para o valor inicial através do módulo de ajuste de largura de pulso 230.
Após a largura de pulso WL ser definida, o módulo de controle de pulso WL 240 instrui BIST 220 a executar um auto-teste na memória 210 utilizando o sinal en_bist (bloco 310). O BIST 220 executa o auto-teste e indica conclusão para o módulo de controle de pulso WL adaptável 240 utilizando o sinal feito. BIST 220 também passa os resultados do auto-teste para o módulo de controle de pulso WL adaptável 240 utilizando o sinal passar (bloco 320).
Se uma aprovação for indicada pelo sinal de aprovação, o IC está pelo menos atendendo as especificações mínimas de desenho. Por conseguinte, o módulo de controle de pulso WL adaptável 240 tentará aumentar o desempenho e reduzir o consumo de energia desse IC específico. Para fazer isso, o módulo de controle de pulso WL adaptável 240 entra em um modo de otimização (grupo de bloco 330). Nesse modo, o módulo de controle de pulso WL adaptável 240 instrui o controlador de largura de pulso 250 a diminuir o código de largura de pulso WL utilizando o sinal para cima/para baixo (bloco 332) . A diminuição do código de largura de pulso WL, e correspondentemente a largura de pulso WL, pode permitir que o IC funcione com desempenho aumentado e consumo reduzido de energia. A largura de pulso WL atual é aplicada à memória 210 a partir do código de largura de pulso WL atual no modo descrito acima para o código de largura de pulso WL inicial.
Após a largura de pulso WL ter sido atualizada, o módulo de controle de pulso WL adaptável 240 instrui BIST 220 a executar um auto-teste subseqüente na memória 210 utilizando o sinal en_bist para testar se a memória 210 é operacional sob o valor de largura de pulso WL atual (bloco 334). Como anteriormente, o BIST 220 executa o auto-teste e indica conclusão parar o módulo de controle de pulso WL adaptável 240 utilizando o sinal feito. O BIST 220 também passa os resultados do auto-teste para o módulo de controle de pulso WL adaptável 240 utilizando o sinal de passar (bloco 336) . Se a memória 210 passar por esse auto-teste subseqüente, ainda está operacional mesmo sob as exigências funcionais aumentadas que se originam da largura de pulso WL adaptável. O módulo de controle de pulso WL adaptável 240 tentará então aumentar o desempenho e reduzir o consumo de energia adicionalmente por repetir as operações acima (blocos 332 até 336) em um modo iterativo até que a memória 210 falhe em um auto-teste subseqüente.
Após uma falha ser indicada por um auto-teste subseqüente, os limites operacionais da memória 210 foram atingidos. Por conseguinte, o módulo de controle de pulso WL adaptável 240 instrui o módulo de reprogramação de código 270 utilizando o sinal write_code para programar o último código de largura de pulso WL que resultou em um auto-teste de aprovação (isto é, o código de largura de pulso WL anterior nesse modo) (bloco 338). Se o código de largura de pulso WL mínimo for atingido, o sinal de sobrecarga. Se a memória 210 ainda passar pelo auto-teste subseqüente com a largura de pulso WL mínima, o código de largura de pulso WL mínima será programado para o módulo de reprogramação de código 270.
Por conseguinte, por entrar no modo de otimização, um loop de controle WL adaptável de acordo com modalidades da invenção podem aumentar, potencialmente, o desempenho e reduzir o consumo de energia de um IC específico.
Voltando agora para a aprovação/falha de BIST inicial (bloco 320), se uma falha for indicada pelo sinal de aprovação, o IC não está atendendo as especificações mínimas de desenho. No sistema de memória convencional 100, isso significaria que esse IC específico é defeituoso e teria de ser descartado. Entretanto, de acordo com modalidades da invenção, esse IC específico pode ser ainda salvo. Por exemplo, a falha de BIST pode ser potencialmente diminuída pelo aumento da margem de leitura (isto é, aumentando a largura de pulso WL) . Para fazer isso, o módulo de controle de pulso WL adaptável 240 entra em um modo de recuperação (grupo de bloco 340) . Nesse modo, o módulo de controle de pulso WL adaptável 240 instrui o controlador de largura de pulso 250 a aumentar o código de largura de pulso WL utilizando o sinal para cima/para baixo (bloco 341). O aumento do código de largura de pulso WL, e correspondentemente a largura de pulso WL, pode permitir que o IC funcione estavelmente, embora em desempenho reduzido e com um consumo mais elevado de energia. A largura de pulso WL atual é aplicada à memória 210 a partir do código de largura de pulso WL atual no modo descrito acima para o código de largura de pulso WL inicial.
Após a largura de pulso WL ter sido atualizada, o módulo de controle de pulso WL 240 instrui o BIST 220 a executar um auto-teste subseqüente na memória 210 utilizando o sinal en_bist para testar se a memória 210 está operacional sob o valor de largura de pulso WL atual (bloco 343). Como anteriormente, o BIST 220 executa o auto-teste e indica término para o módulo de controle de pulso WL adaptável 240 utilizando o sinal feito. 0 BIST 220 também passa os resultados do auto-teste para o módulo de controle de pulso WL adaptável 240 utilizando o sinal de passar (bloco 345). Se a memória 210 falhar nesse auto-teste subseqüente, ainda não está operacional mesmo sob as exigências funcionais diminuídas que se originam da largura de pulso WL aumentada. Desde que a largura de pulso WL permissível máxima não tenha sido atingida (bloco 347), o módulo de controle de pulso WL adaptável 240 tentará ainda diminuir as exigências funcionais ainda adicionalmente por repetir as operações acima (blocos 341 até 345) em um modo iterativo até que a memória 210 passe em um auto-teste subseqüente.
Após aprovação ser indicada pelos auto-testes subseqüentes, os limites operacionais de instruir o módulo de reprogramação de código 270 utilizando o sinal write_code a programar o último código de largura de pulso WL que resultou em um auto-teste de aprovação (isto é, o código de largura de pulso WL atual nesse modo) (bloco 350) . Se o código de largura de pulso WL máximo for atingido e a memória 210 ainda falhar no auto-teste subseqüente, o controlador de largura de pulso 250 alertará o módulo de controle de pulso WL adaptável 240 sobre isso utilizando o sinal de sobrecarga (bloco 347). Nesse caso, essa memória específica falhou na recuperação e é considerado inoperável (bloco 349).
Por conseguinte, por entrar no modo de recuperação, um sistema de memória de acordo com as modalidades da invenção pode aumentar potencialmente o rendimento por recuperar ICs que não atendem às exigências mínimas de desenho original porém são ainda capazes de funcionar sob exigências reduzidas que fornecem algum nível de operação aceitável.
Após o código de largura de pulso WL final ser programado, o sinal de habilitar sistema pode ser desativado e o loop de controle WL adaptável 280 desabilitado. Nesse ponto, o código de largura de pulso WL final otimizado é armazenado no módulo de reprogramação de código 270 e passado para o decodificador 260 para uso na memória 210.
Será reconhecido por uma pessoa com conhecimentos comuns na técnica que o algoritmo de busca incrementai descrito acima é mostrado para fins ilustrativos, e não pretende limitar a gama de algoritmos de busca que pode ser implementada de acordo com várias modalidades da invenção. Por exemplo, um algoritmo de busca de árvore, um algoritmo de busca aleatório, ou outros algoritmos de busca que são bem conhecidos na técnica podem ser também utilizados de acordo com várias modalidades da invenção. A figura 4 ilustra uma implementação de exemplo do controlador de largura de pulso da figura 2 utilizando o contador de n-bits.
Como mostrado, um contador de n-bits 410 recebe um sinal de carga, um sinal para cima/para baixo, e um sinal clk_cout. Como descrito acima com referência à figura 2, esses sinais de controle podem ser transmitidos a partir do módulo de controle de pulso WL adaptável 240. o contador de n-bits 410 também recebe um código de largura de pulso WL inicial n-bits a partir de um controlador de sistema ou similar. O contador de n-bits 410 transmite um código de largura de pulso WL atual de n-bits e um sinal de sobrecarga. Como descrito acima com referência à figura 2, o sinal de sobrecarga pode ser recebido pelo módulo de controle de pulso WL adaptável 240, e o código de largura de pulso WL atual de n-bits pode ser recebido pelo decodificador 260 e/ou módulo de reprogramação de código 270.
O contador de n-bits 410 inclui conjunto de circuitos para aumentar e diminuir o código de largura de pulso WL inicial de acordo com as operações descritas acima com referência a valores de código de largura de pulso bO até bn em uma série de dispositivos de armazenagem de bits (por exemplo, circuitos biestáveis). Quando um sinal para cima/para baixo é recebido, o contador de n-bits 410 incrementa ou decresce o código de largura de pulso WL armazenado de acordo com o sinal clk_cout utilizando o conjunto de circuitos de contador que é bem conhecido na técnica, e uma descrição adicional do qual será omitida aqui.
Após o código de largura de pulso WL atual ter sido atualizado, é transmitido como valores de código de largura de pulso WL atuais QO - Qn que podem ser utilizados para ajustar a largura de pulso WL, etc. A operação de contagem também mantém registro de quaisquer bits de transbordamento gerados a partir dos cálculos. Os bits de transbordamento são transmitidos utilizando um sinal de sobrecarga para indicar que um valor máximo ou mínimo foi atingido. Como discutido acima, isso é útil na determinação de se uma funcionalidade máxima ou mínima foi atingida.
As técnicas descritas aqui podem ser utilizadas para vários dispositivos eletrônicos como dispositivos de comunicação sem fio, dispositivos portáteis, dispositivos de jogos, dispositivos de computação, computadores, computadores laptop, dispositivos eletrônicos de consumidor, etc. Um uso exemplar das técnicas para um dispositivo de comunicação sem fio é descrito abaixo. A figura 5 mostra um diagrama de blocos de um desenho de um dispositivo de comunicação sem fio 500 em um sistema de comunicação sem fio. 0 dispositivo sem fio 500 pode ser um telefone celular, um terminal, um aparelho monofone, um assistente pessoal digital (PDA), etc. 0 sistema de comunicação sem fio pode ser um sistema de Acesso Múltiplo por divisão de código (CDMA), um Sistema Global para comunicações móveis (GSM), etc. 0 dispositivo sem fio 500 é capaz de fornecer comunicação bidirecional através de um percurso de recepção e um percurso de transmissão. No percurso de recepção, sinais transmitidos por estações base (não mostradas) são recebidos por uma antena 512 e fornecidos a um receptor (RCVR) 514. 0 receptor 514 condiciona o sinal recebido e provê um sinal de entrada analógico para um circuito integrado de aplicação específica (ASIC) 520. No percurso de transmissão, um transmissor (TMTR) 516 recebe e condiciona um sinal de saída analógico a partir de ASIC 520 e gera um sinal modulado, que é transmitido através da antena 512 para as estações base. ASIC 520 pode incluir várias unidades de processamento, interface e memória como, por exemplo, um ADC de recepção (ADC Rx) 522, um DAC de transmissão (DAC Tx) 524, um processador de modem 526, um processador de computação de conjunto de instruções reduzidas (RISC) 528, um controlador/processador 530, uma memória interna 532, uma interface de barramento externo 534, um acionador de entrada/saída (I/O) 536, um acionador/DAC de áudio 538, e um acionador/DAC de vídeo 540. O ADC Rx 522 digitaliza o sinal de entrada analógico a partir do receptor 514 e fornece amostras para o processador modem 526. DAC Tx 524 converte chips de saída a partir do processador de modem < 526 de digital para analógico e fornece sinal de saída analógico para o transmissor 516. O processador de modem 526 executa processamento para transmissão e recepção de dados, por exemplo, codificação, modulação, demodulação, decodificação, etc. O processador RISC 528 pode executar vários tipos de processamento para o dispositivo sem fio 500, pro exemplo, processamento para vídeo, gráficos, aplicações de camada mais elevada, etc. 0 controlador/processador 530 pode orientar a operação de várias unidades de interface e processamento no ASIC 520. A memória interna 532 armazena dados e/ou instruções para várias unidades no ASIC 520. ΕΒΙ 534 facilita a transferência de dados entre ASIC 520 e uma memória principal 544. O acionador I/O 536 aciona um dispositivo I/O 546 através de uma interface analógica ou digital. O acionador/DAC de áudio 538 aciona um dispositivo de áudio 548, que pode ser um alto-falante, um fone-de-cabeça, um auricular, etc. O acionador/DAC de vídeo 540 aciona uma unidade de display 550, que pdoe ser um display de cristal líquido (LCD), etc. A memória interna 532, memória principal 544, e/ou outras unidades podem implementar as técnicas descritas aqui. Por exemplo, quaisquer das memórias podem ser geradas como mostrado na figura 2.
Em vista do acima, será reconhecido que modalidades da invenção podem incluir também métodos para executar as funções, seqüência de ações e/ou algoritmos descritos aqui. Por exemplo, um método de adaptar larguras de pulso de WL utilizadas em sistemas de memória pode ser executado de acordo com o fluxograma ilustrado na figura 3.
Será também reconhecido que os métodos de acordo com modalidades da invenção podem ser implementados em hardware e/ou software. As implementações de hardware/software podem incluir uma combinação de processador(es) e produto(s) industriais. Por exemplo, o processador RISC 528 pode ser configurado para implementar as técnicas para adaptar larguras de pulso WL descritas aqui para otimizar a operação de memória interna 532 e/ou memória principal 544. Os produtos industriais podem incluir ainda mecanismos de armazenagem e programa(s) de computador executável(is), por exemplo, um produto de programa de computador armazenado em um meio legível por computador. O(s) programa(s) de computador executável(is) pode(m) incluir conjuntos de instruções para executar as operações ou funções descritas. Será reconhecido que como utilizado aqui um conjunto de instruções pode incluir uma ou mais instruções.
As modalidades da invenção descritas acima oferecem várias vantagens em relação a técnicas convencionais. Por exemplo, as técnicas descritas aqui fornecem um aumento em rendimento geral. Além disso, os ICs que são produzidos não assumem variações de processo de cenário de pior caso, resultando em uma redução da largura de pulso WL que pode melhorar as características de desempenho e consumo de energia, bem como aperfeiçoar a estabilidade de células, por exemplo, por reduzir a probabilidade de movimento rápido de células. Devido à distribuição mais rigorosa de consumo de energia sobre os diferentes ICs, pode haver melhor predição de energia total de IC. Além disso, como uma porção maior dos ICs fabricados pode ter consumo mais baixo de energia, o consumo médio de energia para todos os ICs fabricados pode ser reduzido. A margem de sentido também pode ser reduzida desde que a memória não falhe, o que leva a uma resposta mais rápida de margem de sentido. A margem de sentido pode ser também otimizada para cada memória individualmente como necessário para a memória operar corretamente. 0 impacto sobre o tempo de teste também é desprezível uma vez que as técnicas descritas aqui utilizando o BIST em - chip para adaptar a largura de pulso WL, que não exige teste externo adicional.
Embora a revelação acima mostre modalidades ilustrativas da invenção, deve ser observado que várias mudanças e modificações poderiam ser feitas aqui sem se afastar do escopo da invenção, como definido pelas reivindicações apensas. Por exemplo, será reconhecido por uma pessoa com conhecimentos comuns na técnica que o algoritmo de busca incrementai descrito acima é somente um de muitos algoritmos de busca que podem ser implementados para encontrar um código de largura de pulso WL otimizado. Um algoritmo de busca de árvore, um algoritmo de busca aleatória, ou outros algoritmos de busca que são bem conhecidos na técnica também podem ser utilizados de acordo com várias modalidades da invenção. As funções, etapas e/ou ações das reivindicações do método, de acordo com as modalidades da invenção descritas aqui, não necessitam ser executadas em nenhuma ordem específica. Além disso, embora elementos da invenção possam ser descritos ou reivindicados no singular, o plural é considerado a menos que limitação para o singular seja explicitamente mencionada.
REIVINDICAÇÕES

Claims (15)

1. Equipamento compreendendo um sistema de memória (200), o sistema de memória (200) compreendendo: - uma memória (210) operando de acordo com um pulso de linha de palavra, WL, com uma largura de pulso WL associada; - uma unidade de auto-teste embutido (220), BIST, que faz interface com a memória (210), a unidade BIST (220) sendo configurada para rodar um auto-teste da funcionalidade interna da memória (210) e prover um sinal indicando se a memória (210) passou ou falhou no auto-teste; e - um loop de controle WL (280) que faz interface com a unidade BIST (220) e a memória (210), o loop de controle WL (280) sendo configurado para ajustar a largura de pulso WL da memória (210) dentro de valores de largura de pulso WL mínimos e máximos pré-determinados com base no sinal fornecido pela unidade BIST, o equipamento caracterizado pelo fato de que: o loop de controle WL (280) é configurado para aumentar a largura de pulso WL da memória, fornecer um sinal de sobrecarga indicando que a largura de pulso WL da memória (210) alcançou o valor de largura de pulso máximo predeterminado e alertar que a memória (210) está inoperante com base no sinal de sobrecarga se a memória (210) ainda falhar um auto-teste subsequente.
2. Equipamento, de acordo com a reivindicação 1, caracterizado pelo fato de que o loop de controle WL (280) é configurado para aumentar a largura de pulso WL se o sinal fornecido pela unidade BIST (220) indicar que a memória (210) falhou no auto-teste e diminuir a largura de pulso WL se o sinal fornecido pela unidade BIST (220) indicar que a memória (210) passou no auto-teste.
3. Equipamento, de acordo com a reivindicação 2, caracterizado pelo fato de que o loop de controle WL (280) é ainda configurado para instruir a unidade BIST (220) a executar auto-testes subseqüentes da funcionalidade interna da memória à medida que a largura de pulso WL é aumentada ou diminuída até que o resultado do auto-teste mude de uma aprovação para uma falha ou de uma falha para uma aprovação.
4. Equipamento, de acordo com a reivindicação 3, caracterizado pelo fato de que o loop de controle WL (280) é configurado para definir a largura de pulso WL da memória (210) para o valor de largura de pulso WL utilizado imediatamente antes do auto-teste mudar de aprovação para falha.
5. Equipamento, de acordo com a reivindicação 3, caracterizado pelo fato de que o loop de controle WL (280) é configurado para definir a largura de pulso WL da memória para o valor de largura de pulso WL utilizado quando o auto-teste muda de falha para aprovação.
6. Equipamento, de acordo com a reivindicação 1, caracterizado pelo fato de que o loop de controle WL (280) é configurado para aumentar ou diminuir a largura de pulso WL de um valor inicial no modo de um loop de realimentação ao prover um valor novo determinado com base no sinal fornecido pela unidade BIST (280).
7. Equipamento, de acordo com a reivindicação 1, caracterizado pelo fato de que o loop de controle WL (280) compreende: - um primeiro circuito de controle (240) que faz interface com a unidade BIST, o primeiro circuito de controle (240) sendo configurado para determinar se deve aumentar ou diminuir a largura de pulso WL da memória (210) com base no sinal fornecido pela unidade BIST (220) e para prover um primeiro sinal de controle indicando ajustes determinados para a largura de pulso WL; e - um segundo circuito de controle (250) que faz interface com o primeiro circuito de controle (240), o segundo circuito de controle (250) sendo configurado para ajustar a largura de pulso WL com base no primeiro sinal de controle fornecido pelo primeiro circuito de controle (240) .
8. Equipamento, de acordo com a reivindicação 7, caracterizado pelo fato de que o primeiro circuito de controle (240) é configurado para determinar o aumento da largura de pulso WL se o sinal fornecido pela unidade BIST indicar que a memória falhou no auto-teste e para diminuir a largura de pulso WL se o sinal fornecido pela unidade BIST indicar que a memória passou no auto-teste.
9. Equipamento, de acordo com a reivindicação 7, caracterizado pelo fato de que o segundo circuito de controle (250) é ainda configurado para prover o sinal de sobrecarga para o primeiro circuito de controle (240) indicando que a largura de pulso WL atingiu um valor máximo ou mínimo permitido.
10. Equipamento, de acordo com a reivindicação 9, caracterizado pelo fato de que o segundo circuito de controle (250) é um contador configurado para aumentar ou diminuir o valor de largura de pulso WL de acordo com o primeiro sinal de controle fornecido pelo primeiro circuito de controle (240), e configurado para prover a largura de pulso WL ajustada como o valor incrementado/decrementado e prover o sinal de sobrecarga como o bit de overflow da operação de aumentar/diminuir.
11. Equipamento, de acordo com a reivindicação 7, caracterizado pelo fato de que o loop de controle WL (280) é ainda configurado para mapear a largura de pulso WL ajustada em larguras de pulso WL permissíveis da memória em um modo de aumentar ou diminuir de forma monótona.
12. Equipamento, de acordo com a reivindicação 7, caracterizado pelo fato de que o loop de controle WL ainda inclui um módulo de reprogramação (270) que faz interface com os primeiro e segundo circuitos de controle (240, 250), o segundo circuito de controle (250) sendo configurado para prover o valor de largura de pulso WL ajustado para o módulo de reprogramação, o primeiro circuito de controle (240) sendo configurado para prover um sinal de escrita que instrui o módulo de reprogramação (270) a armazenar o valor de largura de pulso WL ajustado provido pelo segundo circuito de controle (250), e o módulo de reprogramação (270) configurado para prover armazenagem não-volátil do valor de largura de pulso WL ajustado.
13. Equipamento, de acordo com a reivindicação 7, caracterizado pelo fato de que o equipamento é um dispositivo de comunicação sem fio, o equipamento compreendendo ainda um controlador de sistema configurado para instruir o sistema de memória (200) a ajustar a largura de pulso de WL após ligar inicialmente o dispositivo de comunicação sem fio ou periodicamente de acordo com um intervalo de tempo dado.
14. Método para ajustar uma largura de pulso de linha de palavra, WL, em um sistema de memória (200) incluindo uma memória (210) operando de acordo com um pulso WL, uma unidade de auto-teste interna (220) e um loop de controle WL em chip (280), o método compreendendo: - realizar um auto-teste no sistema de memória (200) para testar a funcionalidade interna da memória (210) de acordo com a largura de pulso WL atual; e - ajustar a largura de pulso WL da memória (210) dentro de valores de largura de pulso WL mínimos e máximos predeterminados com base nos resultados do auto-teste utilizando loop de controle WL (280) em chip; o método caracterizado pelo fato de que compreende adicionalmente: fornecer um sinal de sobrecarga indicando que a largura de pulso WL da memória (210) é ajustada ao valor de largura de pulso WL mínimo e máximo predeterminado usando o loop de controle WL (280); e determinar que a memória (210) está inoperante com base no sinal de sobrecarga usando o loop de controle WL (280).
15. Memória caracterizada pelo fato de que compreende instruções armazenadas na mesma, as instruções sendo executadas por um computador para realizar o método conforme definido na reivindicação 14.
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006331511A (ja) * 2005-05-25 2006-12-07 Matsushita Electric Ind Co Ltd 半導体記憶装置およびその検査手法
EP2529374A4 (en) 2010-01-28 2014-04-02 Hewlett Packard Development Co MEMORY ACCESS METHODS AND APPARATUS
US9146867B2 (en) 2011-10-31 2015-09-29 Hewlett-Packard Development Company, L.P. Methods and apparatus to access memory using runtime characteristics
US8787099B2 (en) 2012-06-20 2014-07-22 Lsi Corporation Adjusting access times to memory cells based on characterized word-line delay and gate delay
US8773927B2 (en) 2012-09-07 2014-07-08 Lsi Corporation Adjusting bit-line discharge time in memory arrays based on characterized word-line delay and gate delay
TWI489245B (zh) * 2012-12-04 2015-06-21 Univ Nat Cheng Kung 具有能預測因製程與環境變異所造成時序錯誤的嵌入式脈衝時序電路系統
US9514844B2 (en) * 2014-08-26 2016-12-06 Globalfoundries Inc. Fast auto shift of failing memory diagnostics data using pattern detection
US9437318B2 (en) 2014-10-24 2016-09-06 Sandisk Technologies Llc Adaptive program pulse duration based on temperature
US9606742B1 (en) * 2015-12-14 2017-03-28 Oracle International Corporation Variable pulse widths for word line activation using power state information
US10768230B2 (en) 2016-05-27 2020-09-08 International Business Machines Corporation Built-in device testing of integrated circuits
US10725913B2 (en) 2017-10-02 2020-07-28 Micron Technology, Inc. Variable modulation scheme for memory device access or operation
US11403241B2 (en) 2017-10-02 2022-08-02 Micron Technology, Inc. Communicating data with stacked memory dies
US10446198B2 (en) * 2017-10-02 2019-10-15 Micron Technology, Inc. Multiple concurrent modulation schemes in a memory system
US10522218B2 (en) * 2017-11-15 2019-12-31 Samsung Electronics Co., Ltd. Methods and apparatuses to reduce power dissipation in a static random access memory (SRAM) device
US10783299B1 (en) * 2018-03-27 2020-09-22 Cadence Design Systems, Inc. Simulation event reduction and power control during MBIST through clock tree management
CN109658964B (zh) * 2018-11-15 2020-08-14 长江存储科技有限责任公司 闪存器的数据写入方法及装置、存储设备及存储介质
US10930364B2 (en) * 2018-11-16 2021-02-23 International Business Machines Corporation Iterative functional test exerciser reload and execution
CN111128264B (zh) * 2019-12-05 2021-08-06 海光信息技术股份有限公司 字线脉冲电路、字线脉冲侦测方法、读方法、芯片及设备
US20230352082A1 (en) * 2022-04-30 2023-11-02 Ceremorphic, Inc. Dynamic Adjustment of Word Line Timing in Static Random Access Memory

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07130183A (ja) * 1993-10-29 1995-05-19 Sony Corp チューニング回路
JP3591887B2 (ja) * 1994-09-12 2004-11-24 富士通株式会社 半導体記憶装置
US5796993A (en) * 1996-10-29 1998-08-18 Maguire; Jeffrey E. Method and apparatus for semiconductor device optimization using on-chip verification
US6161204A (en) * 1998-02-17 2000-12-12 Micron Technology, Inc. Method and apparatus for testing SRAM memory cells
US6535752B1 (en) * 1999-04-01 2003-03-18 Ericsson Inc. Radio receiver with power saving during synchronization retries
JP2001057083A (ja) * 1999-08-11 2001-02-27 Hitachi Ltd 半導体記憶装置
JP2001101868A (ja) * 1999-09-30 2001-04-13 Hitachi Ltd 半導体記憶装置
US6341093B1 (en) 2000-06-07 2002-01-22 International Business Machines Corporation SOI array sense and write margin qualification
JP2002025292A (ja) 2000-07-11 2002-01-25 Hitachi Ltd 半導体集積回路
JP2003242799A (ja) * 2002-02-12 2003-08-29 Hitachi Ltd 半導体集積回路
JP2004178729A (ja) 2002-11-28 2004-06-24 Hitachi Ltd 半導体記憶装置
RU2297032C2 (ru) * 2004-07-14 2007-04-10 Институт Инженерной Физики Российская Федерация (Ииф Рф) Самокорректирующееся запоминающее устройство
JP2006331511A (ja) * 2005-05-25 2006-12-07 Matsushita Electric Ind Co Ltd 半導体記憶装置およびその検査手法
US7355902B2 (en) 2006-05-11 2008-04-08 International Business Machines Corporation Methods and apparatus for inline characterization of high speed operating margins of a storage element
US7606097B2 (en) * 2006-12-27 2009-10-20 Micron Technology, Inc. Array sense amplifiers, memory devices and systems including same, and methods of operation
US7760565B2 (en) * 2007-07-24 2010-07-20 International Business Machines Corporation Wordline-to-bitline output timing ring oscillator circuit for evaluating storage array performance
US7505340B1 (en) 2007-08-28 2009-03-17 International Business Machines Corporation Method for implementing SRAM cell write performance evaluation

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Publication number Publication date
KR20100094585A (ko) 2010-08-26
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