KR20100094585A - 메모리 시스템의 워드 라인 펄스 폭들의 적응 - Google Patents

메모리 시스템의 워드 라인 펄스 폭들의 적응 Download PDF

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KR20100094585A
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Abstract

메모리 시스템들에 사용되는 워드라인(WL) 펄스 폭들을 적응시키기 위한 시스템들, 회로들 및 방법들이 개시된다. 본 발명의 일 실시예는 메모리 시스템을 포함하는 장치에 관한 것이다. 메모리 시스템은 연관된 워드라인(WL) 펄스 폭을 가진 WL 펄스에 따라 동작하는 메모리; 상기 메모리와 인터페이싱하며, 상기 메모리의 내부 기능의 자체-테스트를 실행하고 상기 메모리가 상기 자체-테스트를 패스(pass)하거나 또는 실패(fail)한 경우를 표시하는 신호를 제공하도록 구성되는 빌트-인 자체-테스트(BIST: built-in self-test) 유닛; 및 상기 BIST 유닛 및 상기 메모리와 인터페이싱하며, 상기 BIST 유닛에 의하여 제공되는 신호에 기초하여 상기 메모리의 WL 펄스 폭을 조절하도록 구성되는 적응 WL 제어 회로를 포함한다.

Description

메모리 시스템의 워드 라인 펄스 폭들의 적응{ADAPTING WORD LINE PULSE WIDTHS IN MEMORY SYSTEMS}
본 출원은 "APPARATUS AND METHOD FOR ADAPTING WORD LINE PULSE WIDTHS IN MEMORY SYSTEMS"라는 명칭으로 2007년 12월 17일에 출원된 미국 가출원번호 제61/014,257호의 우선권을 주장하며, 이 가출원은 본 발명의 양수인에게 양도되고 여기에 참조로 통합된다.
본 발명의 실시예들은 메모리 시스템들에 관한 것이다. 특히, 본 발명의 실시예들은 메모리 시스템들에서 사용되는 워드 라인 펄스 폭들을 적응시키는 것에 관한 것이다.
CMOS 기술이 보다 작은 디멘션(dimension)들로 연속적으로 스케일링됨(scaled)에 따라, 프로세스 제어 제한들 뿐만아니라 기본적인 물리적 제한들로 인한 프로세스 변화(process variation)들이 증가하는 경향이 있다. 임베디드(embeded) SRAM과 같은 임베디드 메모리들은 특히 다른 디지털 로직(logic)과 비교하여 공격적 설계 규칙들 및 그들의 작은 크기 때문에 큰 프로세스 변화들에 민감할 수 있다. 프로세스 변화들의 이러한 큰 증가에 대처하기 위하여, 메모리 회로 설계자들은 통상적으로 높은 파라메트릭(parametric) 및 기능적 수율(yield)을 달성하기 위하여 과도하게 보수적인 설계 방식들을 사용한다.
예컨대, 설계자는 로컬(각각의 IC내) 및 글로벌(IC들사이) 변화 모두를 포함하는 광범위한 프로세스 변화들에 걸쳐 기능을 하도록 특정 집적회로(IC)를 설계함으로써 수율을 위하여 성능(예컨대, 속도) 및/또는 전력 소비를 트레이드-오프(trade-off)할 수 있다. 이는 제조된 IC들이 높은 비율로 동작되도록 하나(즉, 제조된 IC들의 수율이 증가되도록 하나), 전범위의 프로세스 변화들에 영향을 받지 않는 IC들에서도 성능 및/또는 전력 소비가 실질적으로 희생될 수 있다. 프로세스 변화들의 통계적 성질로 인하여, 실질적인 성능 및/또는 전력 소비 저하에 영향을 받는 IC들의 실제 수가 매우 클 수 있다.
도 1은 워드 라인(WL) 펄스에 따라 데이터를 판독/기록하는 종래의 메모리 시스템(100)을 예시한 개략도이다. 메모리 시스템(100)은 메모리(110), 빌트-인 자체-테스트(BIST: built-in self-test) 회로(120) 및 펄스 폭 세트 모듈(130)을 포함한다. BIST(120)는 메모리(110)의 내부 기능의 모두 또는 일부를 테스트한다. 펄스 폭 세트 모듈(130)은 메모리(110)에 판독/기록 사이클들을 위하여 사용될 WL 펄스 폭을 세팅한다. 펄스 폭 세트 모듈(130)은 원하는 WL 펄스 폭을 포함하는 외부 n-비트 코드를 시스템 제어기 등으로부터 수신할 수 있다.
공지된 바와같이, WL 펄스 폭은 각각의 판독 또는 기록 동작이 완료되는데 필요한 시간 길이를 결정하며, 메모리의 성능 및 전력 소비 모두에 직접 영향을 미친다. 일반적으로, 증가된 WL 펄스 폭은 더 정확한 판독/기록 동작을 보장하나, 더 느리게 동작하며 더 큰 전력을 필요로 한다. 대조적으로, 감소된 WL 펄스 폭은 특히 넓은 범위의 프로세스 변화들에 걸쳐 덜 정확할 수 있으나 고속으로 동작하며 적은 전력을 필요로 할 수 있다. 따라서, 원하는 WL 펄스 폭을 세팅하는 것은 종종 메모리 성능 및 수율간의 설계 트레이드-오프(design trade-off)를 유발한다.
메모리 시스템(100)을 구현하는 IC들의 배치(batch)가 생산될때, 메모리 성능을 최적화하고 수율을 증가시키기 위하여 사용되는 종래의 후제조(post-fabrication) 기술들 중 하나는 포스트-실리콘 디지털 트리밍(post-silicon digital trimming)을 사용하는 것이다. 통상적으로, WL 펄스 폭(WL 펄스 폭 코드)을 제어하기 위하여 사용되는 외부 디지털 코드는 특정 메모리에 대한 목표 수율을 달성하도록 세팅된다. 큰 샘플의 메모리들에 대하여 측정들이 수행되며, 상이한 WL 펄스 폭들에 대하여 수율이 결정된다. 최적 WL 펄스 폭은 목표 수율에 기초하여 결정되며, 모든 메모리들에 대하여 고정된다.
이러한 방식은 여러 제한들을 가진다. 한 제한은 극단적 프로세스 변화(extreme process variation)들에 기초하여 모든 IC들에 대하여 WL 펄스 폭이 고정된다는 것이다. 앞서 기술된 바와같이, 대부분의 IC들은 아니지만 많은 IC들은 이러한 극단적 프로세스 변화에 영향을 받지 않는다. 따라서, 큰 성능 손실 및 추가 전력 소비는 생산된 대부분의 IC들에 영향을 미친다. 다른 제한은 주어진 목표 수율을 위하여 최적 WL 펄스 폭의 값을 정확하게 결정하는데 필요한 큰 샘플 크기들을 측정하는데 있어서 장기간의 테스팅 시간이 필요하다는 점이다.
본 발명의 예시적인 실시예들은 메모리 시스템들에 사용되는 WL 펄스 폭들을 적응시키기 위한 시스템들, 회로들 및 방법들에 관한 것이다.
본 발명의 일 실시예는 메모리 시스템을 포함하는 장치에 관한 것이다. 메모리 시스템은 연관된 워드라인(WL) 펄스 폭을 가진 WL 펄스에 따라 동작하는 메모리; 메모리와 인터페이싱하며, 메모리의 내부 기능에 대한 자체-테스트(self-test)를 실행하고 메모리가 자체-테스트를 패스(pass)하거나 또는 실패(fail)한 경우를 표시하는 신호를 제공하도록 구성되는 빌트-인 자체-테스트(BIST: built-in self-test) 유닛; 및 BIST 유닛 및 메모리와 인터페이싱하며, BIST 유닛에 의하여 제공되는 신호에 기초하여 메모리의 WL 펄스 폭을 조절하도록 구성되는 적응 WL 제어 회로를 포함한다.
본 발명의 다른 실시예는 WL 펄스에 따라 동작하는 메모리를 포함하는 메모리 시스템의 워드라인(WL) 펄스 폭을 조절하기 위한 방법에 관한 것이다. 본 방법은 현재의 WL 펄스 폭 하에서 메모리의 내부 기능을 테스트하기 위하여 메모리 시스템에 대하여 자체-테스트를 수행하는 단계; 및 온-칩 적응 WL 제어 회로를 사용하여 자체-테스트의 결과치들에 기초하여 메모리의 WL 펄스 폭을 조절하는 단계를 포함한다.
본 발명의 또 다른 실시예는 WL 펄스에 따라 동작하는 메모리를 포함하는 메모리 시스템의 워드라인(WL) 펄스 폭을 조절하기 위한 장치에 관한 것이다. 본 장치는 현재의 WL 펄스 폭 하에서 메모리의 내부 기능을 테스트하기 위하여 메모리 시스템에 대하여 자체-테스트를 수행하기 위한 수단; 및 자체-테스트의 결과치들에 기초하여 메모리의 WL 펄스 폭을 조절하기 위한 온-칩 수단을 포함한다.
본 발명의 또 다른 실시예는 워드라인(WL) 펄스에 따라 동작하는 메모리를 포함하는 메모리 시스템의 WL 펄스 폭을 조절하기 위하여 프로세서에 의하여 실행가능한 명령들의 세트들을 포함하는 컴퓨터 판독가능 매체에 관한 것이다. 본 컴퓨터 판독가능 매체는 현재의 WL 펄스 폭 하에서 메모리의 내부 기능을 테스트하기 위하여 메모리 시스템에 대하여 자체-테스트를 수행하기 위하여 프로세서에 의하여 실행가능한 명령들의 제 1 세트; 및 자체-테스트의 결과치들에 기초하여 메모리의 WL 펄스 폭을 조절하기 위하여 프로세서에 의하여 실행가능한 명령들의 제 2 세트를 포함한다.
첨부 도면들은 본 발명의 실시예들의 설명을 돕기 위하여 제시되며, 본 발명의 실시예들을 제한하는 것이 아니라 단지 예시를 위하여 제공된다.
도 1은 워드 라인(WL) 펄스에 따라 데이터를 판독/기록하는 종래의 메모리 시스템을 예시한 개략도이다.
도 2는 메모리 시스템을 예시한다.
도 3은 적응 WL 제어 루프의 동작을 예시한 흐름도이다.
도 4는 n-비트 카운터를 사용하는 도 2의 펄스 폭 제어기의 예시적인 구현을 예시한다.
도 5는 무선 통신 시스템의 무선 통신 장치의 일 설계에 대한 블록도를 도시한다.
본 발명의 실시예들의 양상들은 본 발명의 특정 실시예들과 관련된 이하의 상세한 설명 및 관련 도면들에 개시된다. 대안 실시예들은 본 발명의 범위로부터 벗어나지 않고 발명될 수 있다. 부가적으로, 본 발명의 관련 세부사항들을 불명료하게 하지 않도록 하기 위하여 본 발명의 공지된 엘리먼트들은 상세히 기술되지 않거나 또는 생략될 것이다.
용어 “예시적인”은 여기서 “예, 보기, 또는 예시로서 기능하는” 것을 의미하는 것으로 이용된다. “예시적인” 것으로서 여기 기재되는 임의의 실시예는 반드시 다른 실시예들에 비해 바람직하거나 유리한 것으로 해석되는 것은 아니다. 마찬가지로, 용어 "본 발명의 실시예들"은 본 발명의 모든 실시예들이 논의된 특징, 장점 및 동작 모드를 포함하는 것을 필요로 하지 않는다.
배경기술에서 논의된 바와같이, 집적회로(IC)들의 주어진 일괄작업(batch)에서 메모리 시스템에 대한 워드 라인(WL) 펄스 폭들을 최적화하기 위한 종래의 방식은 전체 수율을 증가시키기 위하여 개별 IC들의 성능 및/또는 전력 소비를 트레이드-오프함으로써 넓은 범위의 프로세스 변화들을 고려한다. 그러나, 이러한 방식은 통상적으로 IC들의 대부분의 메모리 시스템들은 아니지만 많은 메모리 시스템들에 대하여 과도하게 보수적(overly conservative)이다. 전체 수율을 계속해서 유지하고 잠재적으로 증가시키면서 성능을 증가시키고 전력 소비를 감소시키기 위하여, 본 발명의 실시예들은 각각의 IC에 대한 WL 펄스 폭을 개별적으로 조절한다. 종래의 방식들이 IC들의 그룹에 대한 평균 측정치들에 기초하여 각각의 IC의 WL 펄스 폭을 보수적인 값으로 제한하는 반면에, 본 발명의 실시예들은 각각의 IC에서 발생되는 실제 프로세스 변화들을 고려하여 성능 및 전력 소비를 최적화하기 위하여 WL 펄스 폭이 각각의 IC 에 개별적으로 적응되도록 한다.
도 2는 본 발명의 실시예에 따른 메모리 시스템(200)을 예시한다. 메모리 시스템(200)은 배경기술에 기술된 종래 메모리 시스템(100)과 유사하게 메모리(210), 빌트-인 자체-테스트(BIST) 회로(220) 및 펄스 폭 세트 모듈(230)을 포함한다. 그러나, 메모리 시스템(200)은, 이하에서 더 상세히 기술되는 바와같이, 하나 이상의 IC들의 각각의 메모리에 대한 WL 펄스 폭을 개별적으로 제어하는 적응형 WL 제어 루프(280)를 형성하기 위하여 메모리(210), BIST(220) 및 펄스 폭 세트 모듈(230)을 포함하는 기존의 종래의 메모리 시스템 구조와 인터페이싱하는, 적응 WL 펄스 제어 모듈(240), 펄스 폭 제어기(250), 디코더(260), 및 코드 재프로그램가능 모듈(270)을 추가한다.
적응 WL 펄스 제어 모듈(204)은 일련의 제어 신호들을 사용하여 BIST(220), 펄스 폭 제어기(250) 및 코드 재프로그래밍 모듈(270)과 직접 인터페이싱한다. 도 2에 예시된 바와같이, 적응 WL 펄스 제어 모듈(240)은 시스템 제어기 등(도시안됨)으로부터 로드_코드 신호, 인에이블 신호 및 CLK 신호를 수신한다. 로드_코드 신호는 초기 WL 펄스 폭 코드가 로드된다는 것을 표시한다. 인에이블 신호는 최적 WL 펄스 폭 결정 절차를 시작하도록 적응 WL 펄스 제어 모듈(240)에 명령한다. CLK 신호는 단순히 시스템 클록을 적응 WL 펄스 제어 모듈(240)에 제공한다.
적응 WL 펄스 제어 모듈(240)은 메모리(210)에 대하여 자체-테스트(self-test)를 수행하도록 BIST(220)에 명령하는 en_bist 신호를 BIST(220)에 전송한다. en_bist는 단순히 예컨대 단일 비트로서 ― "1"은 자체-테스트를 수행하도록 BIST(220)에 명령하고 "0"은 자체-테스트를 수행하지 않도록 BIST(220)에 명령함 ― 또는 더 정교한 방식을 사용함으로써 구현될 수 있다. 이에 응답하여, BIST(220)는 적응 WL 펄스 제어 모듈(240)에 패스 신호(pass) 및 종료(done) 신호를 전송한다. 패스 신호는 메모리(210)가 자체-테스트를 패스하였는지(즉, 메모리(210)가 만족스럽게 동작하는지)의 여부를 표시하거나 또는 메모리(210)가 자체-테스트를 실패하였는지(즉, 메모리(210)가 만족스럽게 동작하지 않는지)의 여부를 표시한다. 패스 신호는 단순히 예컨대 단일 비트로서 ― "1"은 "패스"를 표시하며 "0"은 "실패"를 표시함 ― 또는 더 정교한 방식을 사용함으로써 구현될 수 있다. 종료 신호는 BIST(220)가 메모리(210)에 대하여 자체-테스트를 수행하는 것을 종료하였다는 것을 표시한다. 종료 신호는 단순히 예컨대 단일 비트로서 ― "1"은 자체-테스트가 종료된 것을 표시하며, "0"은 자체-테스트가 종료되지 않은 것을 표시함 ― 또는 더 정교한 방식을 사용함으로써 구현될 수 있다.
적응 WL 펄스 제어 모듈(240)은 로드 신호 및 업(up)/다운(down) 신호를 전송함으로써 펄스 폭 제어기(250)와 통신한다. 로드 신호는 초기 WL 펄스 폭 코드를 로드하도록 펄스 폭 제어기(250)에 명령한다. 초기 WL 펄스 폭 코드는 예컨대 시스템 제어기에 의하여 펄스 폭 제어기(250)에 제공될 수 있다. 초기 WL 펄스 폭 코드 값은 예컨대 프로세스 변화들의 범위 등을 고려한 시뮬레이션들에 기초하여 결정될 수 있다. 초기 WL 펄스 폭 코드가 초기에 최적이지 않을 수 있는(즉, 너무 크거나 또는 너무 작을 수 있는) WL 펄스 폭을 표시할 수 있기 때문에, 업/다운 신호는 초기 값으로부터 WL 펄스 폭 코드를 증가시키거나 또는 감소시키도록 펄스 폭 제어기(250)에 명령한다. 업/다운 신호는 단순히 예컨대 단일 비트로서 ― "1"은 WL 펄스 폭 코드 값을 증가시키도록 펄스 폭 제어기(250)에 명령하며, "0"은 WL 펄스 폭 코드 값을 감소시키도록 펄스 폭 제어기(250)에 명령함 ― 또는 더 정교한 방식을 사용함으로써 구현될 수 있다. 더욱이, 적응 WL 펄스 제어 모듈(240)은 또한 clock clk_cout 신호를 펄스 폭 제어기(250)에 제공한다. clk_cout 신호는 예컨대 펄스 폭 제어기(250)가 WL 펄스 폭 코드를 증가시키거나 또는 감소시키는 것을 용이하게 하도록 하는 CLK 신호의 하향 변환된 버전(down converted version)일 수 있다.
적응 WL 펄스 제어 모듈(240)은 WL 펄스 폭 코드가 자신의 최대값으로 증가되었는지 또는 자신의 최소 값으로 감소되었는지의 여부를 표시하는 오버로드 신호를 펄스 폭 제어기(250)로부터 수신한다. 오버로드 신호는 예컨대 단일 비트로서 ― "1"은 최대 또는 최소가 도달되었다는 것을 표시하며 "0"은 최대 또는 최소가 도달되지 않았다는 것을 표시함 ― 또는 2비트 신호와 같은 더 정교한 방식 ― "10"은 최대가 도달되었다는 것을 표시하고 "01"은 최소가 도달되었다는 것을 표시하며 "00"은 최대 또는 최소가 도달되지 않았다는 것을 표시함 ―를 사용함으로써 단순하게 구현될 수 있다.
최종 코드가 선택되었을때, 펄스 폭 제어기(250)는 코드 재프로그래밍 모듈(270)에 그 최종 코드를 출력하며, 적응 WL 펄스 제어 모듈(240)은 최적화된 최종 WL 펄스 폭 코드를 코드 재프로그래밍 모듈(270)에 포함된 메모리에 프로그래밍하도록 코드 재프로그래밍 모듈(270)에 명령하는 기록_코드 신호를 코드 재프로그래밍 모듈(270)에 전송한다. 기록_코드는 예컨대 단일 비트로서 ― "1"은 최종 코드를 프로그래밍하도록 코드 재프로그래밍 모듈(270)에 명령하고 "0"은 최종 코드를 프로그래밍하지 않도록 코드 재프로그래밍 모듈(270)에 명령함 ―, 또는 더 정교한 방식을 사용함으로써 단순하게 구현될 수 있다. 코드 재프로그래밍 모듈(270)은 메모리 시스템(100)의 동적 실시간 재프로그래밍을 고려하며, 최적화된 최종 WL 펄스 폭 코드의 영구 저장을 고려한다. 임의의 애플리케이션들에 있어서, 코드 재프로그래밍 모듈(270)의 메모리는 최적화된 최종 WL 펄스 코드를 무기한으로(indefinitely) 저장할 수 있는 비휘발성 메모리일 수 있다. 예컨대, 코드 재프로그래밍 모듈(270)은 eFUSE 메모리 또는 임의의 다른 공지된 프로그램가능 비휘발성 메모리와 함께 구현될 수 있다. 그러나, 다른 애플리케이션들에 있어서는 IC가 파워-온(power-on)될때마다 WL 펄스 코드를 최적화하는 것이 바람직할 수 있다. 이러한 애플리케이션들에서는 휘발성 메모리가 사용될 수 있다.
디코더(260)는 WL 펄스 폭 결정동안 펄스 폭 제어기(250)로부터 또는 일단 WL 펄스 폭 코드가 완성되자마자 코드 재프로그래밍 모듈(270)로부터 WL 펄스 폭 코드를 수신한다. WL 펄스 폭 코드들이 반드시 실제 WL 펄스 폭들과 모노토닉 관계(monotonic relationship)를 가지지 않을 수 있기 때문에, 디코더(260)는 펄스 폭 세트 모듈(230)로부터 출력되는 WL 펄스 폭이 사전-디코딩된 WL 펄스 폭 코드에 대하여 단조 증가/감소하도록 각각의 WL 펄스 폭 코드를 매핑하거나 또는 디코딩하기 위하여 사용된다. 다음으로, 펄스 폭 세트 모듈(230)은 메모리(210)로부터 판독하거나 또는 메모리(210)에 기록하기 위하여 사용되는 WL 펄스 폭을 세팅한다.
디코더(260)는 적응 WL 제어 루프(280)로 하여금 단일 증가/감소 방향으로 탐색함으로써 어느 코드들이 탐색되었는지를 추적하지 않고 최적화된 코드에 대한 잠재적인 WL 펄스 폭 코드들을 탐색하도록 하며, 이는 당업자에 의하여 인식될 것이다. 그러나, 디코더(260)의 사용은 어느 코드들이 테스트되었는지를 추적하기 위하여 메모리 등을 대안적으로 사용할 수 있는, 본 발명의 다양한 실시예들의 범위를 제한하는 것으로 의도되지 않는다.
도 3은 본 발명의 실시예에 따른 적응 WL 제어 루프의 동작을 예시한 흐름도이다. 메모리 시스템(200)의 WL 펄스 폭을 최적화하는 동작은 도 2 및 도 3을 참조로하여 그리고 앞서 기술된 제어 신호들과 관련하여 이하에서 지금 기술될 것이다.
본 발명의 실시예들에 따르면, 각각의 IC는 그 자신의 WL 펄스 폭을 독립적으로 세팅한다. 이는 예컨대 초기 파워-업시에 또는 필요할때마다 수행될 수 있다. 예컨대, 고온 캐리어 효과(hot carrier effect)들, 음 바이어스 온도 불안정성(NBTI: negative bias temperature instability) 효과들 등과 같은 공지된 연령-의존(age-dependent) 메모리 저하 효과들은 시간에 따라 메모리의 성능을 감소시킬 수 있다. 따라서, 초기에 본 발명의 실시예들에 따라 메모리의 WL 펄스 폭을 조절하고 이후에 저하된 IC 특징들을 고려하여 메모리 동작을 최적화하는 것이 바람직할 수 있다.
일단 시스템 제어기가 인에이블 신호를 사용하여 적응 WL 제어 루프(280)를 인에이블하면, 그것은 로드_코드 신호를 사용하여 초기 WL 펄스 폭 코드를 로드하도록 적응 WL 펄스 제어 모듈(240)에 명령한다. 다음으로, 적응 WL 펄스 제어 모듈(240)은 로드 신호를 사용하여 초기 WL 펄스 폭 코드를 로드하도록 펄스 폭 제어기(250)에 명령한다. 펄스 폭 제어기(250)는 디코더(260)에 초기 WL 펄스 폭 코드를 출력하며, 디코더(260)는 펄스 폭 세트 모듈(230)을 통해 초기 값으로 WL 펄스 폭을 세팅한다.
일단 WL 펄스 폭이 세팅되면, 적응 WL 펄스 제어 모듈(240)은 en_bist 신호를 사용하여 메모리(210)에 대하여 자체-테스트를 수행하도록 BIST(220)에 명령한다(블록 310). BIST(220)는 자체-테스트를 수행하며, 종료 신호를 사용하여 적응 WL 펄스 제어 모듈(240)에 종료를 표시한다. BIST(220)는 또한 패스 신호를 사용하여 적응 WL 펄스 제어 모듈(240)에 자체-테스트의 결과들을 패스(pass)한다(블록 320).
만일 패스가 패스 신호에 의하여 표시되면, IC는 적어도 최소 설계 규격들을 충족시킨다. 따라서, 적응 WL 펄스 제어 모듈(240)은 성능을 향상시키고 이러한 특정 IC의 전력 소비를 감소시키는 것을 시도할 것이다. 이를 수행하기 위하여, 적응 WL 펄스 제어 모듈(240)은 최적 모드에 진입한다(블록 그룹 330). 이러한 모드에서, 적응 WL 펄스 제어 모듈(240)은 업/다운 신호를 사용하여 WL 펄스 폭 코드를 감소시키도록 펄스 폭 제어기(250)에 명령한다(블록 332). WL 펄스 폭 코드를 감소시키고 이로 인하여 WL 펄스 폭을 감소시키면, IC는 향상된 성능 및 감소된 전력 소비를 가지고 기능을 수행할 수 있다. 현재의 WL 펄스 폭은 초기 WL 펄스 폭 코드와 관련하여 앞서 기술된 방식으로 현재의 WL 펄스 폭 코드로부터 메모리(210)에 제공된다.
일단 WL 펄스 폭이 업데이트되면, 적응 WL 펄스 제어 모듈(240)은 메모리(210)가 현재의 WL 펄스 폭 값 하에서 동작하는지를 테스트하기 위하여 en_bist 신호를 사용하여 메모리(210)에 대하여 후속(subsequent) 자체-테스트를 수행하도록 BIST(220)에 명령한다(블록 334). 전술한 바와같이, BIST(220)는 자체-테스트를 수행하며, 종료 신호를 사용하여 적응 WL 펄스 제어 모듈(240)에 종료를 표시한다. BIST(220)는 또한 패스 신호를 사용하여 적응 WL 펄스 제어 모듈(240)에 자체-테스트의 결과들을 패스한다(블록 336). 만일 메모리(210)가 이러한 후속 자체-테스트를 패스하면, 메모리(210)는 감소된 WL 펄스 폭으로부터 발생하는 향상된 기능 요건들 하에서 계속해서 동작한다. 그 다음에, 적응 WL 펄스 제어 모듈(240)은 메모리(210)가 후속 자체-테스트를 실패할때까지 반복 방식으로 앞의 동작들(블록 332 내지 336)을 반복함으로써 성능을 증가시키면서 전력 소비를 추가로 감소시키는 것을 시도할 것이다.
일단 실패가 후속 자체-테스트에 의하여 표시되면, 메모리(210)의 동작 제한들이 도달된다. 따라서, 적응 WL 펄스 제어 모듈(240)은 패싱 자체-테스트(passing self-test)를 발생시킨 마지막 WL 펄스 폭 코드(즉, 이러한 모드에서 이전 WL 펄스 폭 코드)를 프로그래밍하도록 기록_코드 신호를 사용하여 코드 재프로그래밍 모듈(270)에 명령한다(블록 338). 만일 최소 WL 펄스 폭 코드가 도달되면, 펄스 폭 제어기(250)는 오버로드 신호를 사용하여 이를 적응 WL 펄스 제어 모듈(240)에 경고할 것이다. 만일 메모리(210)가 최소 WL 펄스 폭을 가진 후속 자체-테스트를 계속해서 패스하면, 최소 WL 펄스 폭 코드는 코드 재프로그래밍 모듈(270)로 프로그래밍될 것이다.
따라서, 최적 모드로 진입함으로써, 본 발명의 실시예들에 따른 적응 WL 제어 루프는 잠재적으로 성능을 향상시키고 특정 IC의 전력 소비를 감소시킬 수 있다.
초기 BIST 패스/실패(블록 320)로 지금 되돌아가면, 만일 실패가 패스 신호에 의하여 표시되면, IC는 최소 설계 규격들을 충족시키지 못한다. 종래의 메모리 시스템(100)에서, 이는 이러한 특정 IC가 결함이 있어서 폐기되어야 한다는 것을 의미할 것이다. 그러나, 본 발명의 실시예들에 따르면, 이러한 특정 IC는 아직 회복될 수 있다. 예컨대, BIST 실패는 잠재적으로 판독 마진(read margin)을 증가시킴으로써(즉, WL 펄스 폭을 증가시킴으로써) 완화될 수 있다. 이를 수행하기 위하여, 적응 WL 펄스 제어 모듈(240)은 회복 모드로 진입한다(블록 그룹 340). 이러한 모드에서, 적응 WL 펄스 제어 모듈(240)은 업/다운(up/down) 신호를 사용하여 WL 펄스 폭 코드를 증가시키도록 펄스 폭 제어기(250)에 명령한다(블록 341). WL 펄스 폭 코드를 증가시키고 이에 따라 WL 펄스 폭을 증가시키면, IC는 비록 성능이 저하되고 전력 소비가 증가할지라도 안전하게 기능을 수행할 수 있다. 현재의 WL 펄스 폭은 초기 WL 펄스 폭 코드와 관련하여 앞서 기술된 방식으로 현재의 WL 펄스 폭 코드로부터 메모리(210)에 제공된다.
일단 WL 펄스 폭이 업데이트되면, 적응 WL 펄스 제어 모듈(240)은 메모리(210)가 현재의 WL 펄스 폭 값 하에서 동작하는지를 테스트하기 위하여 en_bist 신호를 사용하여 메모리(210)에 대하여 후속 자체-테스트를 수행하도록 BIST(220)에 명령한다(블록 343). 전술한 바와같이, BIST(220)는 자체-테스트를 수행하며, 종료 신호를 사용하여 적응 WL 펄스 제어 모듈(240)에 종료를 표시한다. BIST(220)는 또한 패스 신호를 사용하여 적응 WL 펄스 제어 모듈(240)에 자체-테스트의 결과들을 패스한다(블록 345). 만일 메모리(210)가 이러한 후속 자체-테스트를 실패하면, 메모리(210)는 증가된 WL 펄스 폭으로부터 발생하는 감소된 기능 요건들 하에서 조차 동작하지 못한다. 다음으로, 최대 허용가능한 WL 펄스 폭이 도달되지 않는 한(블록 347), 적응 WL 펄스 제어 모듈(240)은 메모리(210)가 후속 자체-테스트를 패스할때까지 반복 방식으로 앞의 동작들(블록들 341 내지 345)을 반복함으로써 기능 요건들을 훨씬 더 감소시키는 것을 시도할 것이다.
일단 패스가 후속 자체-테스트들에 의하여 표시되면, 메모리(210)의 동작 제한들이 도달된다. 따라서, 적응 WL 펄스 제어 모듈(240)은 패싱 자체-테스트를 발생시킨 마지막 WL 펄스 폭 코드(즉, 이러한 모드에서 현재의 WL 펄스 폭 코드)를 프로그래밍하도록 기록_코드 신호를 사용하여 코드 재프로그래밍 모듈(270)에 명령한다(블록 350). 만일 최대 WL 펄스 폭 코드가 도달되고 메모리(210)가 여전히 후속 자체-테스트를 실패하면, 펄스 폭 제어기(250)는 오버로드 신호를 사용하여 이를 적응 WL 펄스 제어 모듈(240)에 경고할 것이다(블록 347). 이러한 경우에, 이러한 특정 메모리는 회복을 실패하고 실행 불가능한 것으로 고려된다(블록 349).
따라서, 회복 모드로 진입함으로써, 본 발명의 실시예들에 따른 메모리 시스템은 최소 원래의 설계 요건들을 충족하지 않으나 임의의 레벨의 허용가능한 동작을 제공하는 감소된 요건들하에서 아직 기능을 할 수 있는 IC들을 회복시킴으로써 수율을 잠재적으로 증가시킬 수 있다.
일단 최종 WL 펄스 폭 코드가 프로그래밍되면, 시스템 인에이블 신호는 비활성화될 수 있으며 적응 WL 제어 루프(280)가 디스에이블된다. 이 시점에, 최적화된 최종 WL 펄스 폭 코드는 코드 재프로그래밍 모듈(270)에 저장되고 메모리(210)에서 사용하기 위하여 디코더(260)에 패스된다.
앞서 기술된 증가 탐색 알고리즘(incremental searching algorithm)이 예시적인 목적으로 기술되며 본 발명의 다양한 실시예들에 따라 구현될 수 있는 탐색 알고리즘들의 범위를 제한하는 것으로 의도되지 않는다는 것이 당업자에 의하여 인식될 것이다. 예컨대, 트리 탐색 알고리즘(tree searching algorithm), 랜덤 탐색 알고리즘(random searching algorithm), 또는 공지된 다른 탐색 알고리즘들은 본 발명의 다양한 실시예들에 따라 사용될 수 있다.
도 4는 n-비트 카운터를 사용하는 도 2의 펄스 폭 제어기의 예시적인 구현을 예시한다.
기술된 바와같이, n-비트 카운터(410)는 로드 신호, 업/다운 신호, 및 clk_cout 신호를 수신한다. 도 2와 관련하여 앞서 기술된 바와같이, 이들 제어 신호들은 적응 WL 펄스 제어 모듈(240)로부터 출력될 수 있다. n-비트 카운터(410)는 또한 시스템 제어기 등으로부터 n-비트 초기 WL 펄스 폭 코드를 수신한다. n-비트 카운터(410)는 n-비트 현재 WL 펄스 폭 코드 및 오버로드 신호를 출력한다. 도 2를 참조로 하여 앞서 기술된 바와같이, 오버로드 신호는 적응 WL 펄스 제어 모듈(240)에 의하여 수신될 수 있으며, n-비트 현재 WL 펄스 폭 코드는 디코더(260) 및/또는 코드 재프로그래밍 모듈(270)에 의하여 수신될 수 있다.
n-비트 카운터(410)는 도 2 및 도 3을 참조로 하여 앞서 기술된 동작들에 따라 초기 WL 펄스 폭 코드를 증가시키고 감소시키기 위한 회로를 포함한다. 로드 신호가 수신될때, n-비트 카운터(410)는 일련의 비트 저장 장치들(예컨대, 플립-플롭들)에 초기 WL 펄스 폭 코드 값들(b0 내지 bn)을 로드한다. 업/다운 신호가 수신될때, n-비트 카운터(410)는 공지된 카운터 회로를 사용하여 clk_cout 신호에 따라 저장된 WL 펄스 폭 코드를 증가시키거나 또는 감소시키며, 이에 대한 추가 설명은 여기에서 생략될 것이다.
일단 현재의 WL 펄스 폭 코드가 업데이트되면, 현재의 WL 펄스 폭 코드는 WL 펄스 폭 등을 조절하기 위하여 사용될 수 있는 현재의 WL 펄스 폭 코드 값들 Q0-Qn으로서 출력된다. 카운팅 동작은 또한 계산들로부터 임의의 생성된 오버플로우 비트들을 추적한다. 오버플로우 비트들은 최대 또는 최소 값이 도달되었다는 것을 표시하기 위하여 오버로드 신호를 사용하여 출력된다. 앞서 논의된 바와같이, 이는 최대 또는 최소 기능이 도달되었는지를 결정하는데 유용하다.
여기에서 제시된 기술들은 무선 통신 장치들, 핸드헬드 장치들, 게이밍 장치들, 컴퓨팅 장치들, 컴퓨터들, 랩탑 컴퓨터들, 가전 장치들 등과 같은 다양한 전자 장치들에 사용될 수 있다. 무선 통신 장치에 대한 기술들의 예시적인 사용이 이하에 기술된다.
도 5는 무선 통신 시스템의 무선 통신 장치(500)의 일 설계에 대한 블록도를 도시한다. 무선 장치(500)는 셀룰라 전화, 단말, 핸드셋, 개인휴대단말(PDA) 등일 수 있다. 무선 통신 시스템은 코드 분할 다중접속(CDMA) 시스템, GSM(Global System for Mobile Communications) 시스템 등일 수 있다.
무선 장치(500)는 수신 경로 및 전송 경로를 통해 양-방향 통신을 제공할 수 있다. 수신 경로상에서, 기지국들(도시안됨)에 의하여 전송되는 신호들은 안테나(512)에 의하여 수신되며, 수신기(RCVR)(514)에 제공된다. 수신기(514)는 수신된 신호를 컨디셔닝하며, 주문형 집적회로(ASIC)(520)에 아날로그 입력 신호를 제공한다. 전송 경로상에서, 송신기(TMTR)(516)는 ASIC(520)으로부터 아날로그 출력 신호를 수신하여 컨디셔닝하고 변조된 신호를 생성하며, 변조된 신호는 안테나(512)를 통해 기지국들에 전송된다.
ASIC(520)은 예컨대 수신 ADC(Rx ADC)(522), 전송 DAC(Tx DAC)(524), 모뎀 프로세서(526), 감소된 명령 세트 컴퓨팅(RISC) 프로세서(528), 제어기/프로세서(530), 내부 메모리(532), 외부 버스 인터페이스(534), 입력/출력(I/O) 구동기(536), 오디오 DAC/구동기(538), 및 비디오 DAC/구동기(540)와 같은, 다양한 처리, 인터페이스 및 메모리 유닛들을 포함할 수 있다. Rx ADC(522)는 수신기(514)로부터 아날로그 입력 신호를 디지털화하며, 모뎀 프로세서(526)에 샘플들을 제공한다. Tx DAC(524)는 모뎀 프로세서(526)로부터의 출력 칩들을 디지털로부터 아날로그로 변환시키며, 송신기(516)에 아날로그 출력 신호를 제공한다. 모뎀 프로세서(526)는 데이터 전송 및 수신을 위한 처리, 예컨대 인코딩, 변조, 복조, 디코딩 등을 수행한다. RISC 프로세서(528)는 무선 장치(500)에 대한 다양한 타입들의 처리, 예컨대 비디오, 그래픽들, 상위 계층 애플리케이션들 등에 대한 처리를 수행할 수 있다. 제어기/프로세서(530)는 ASIC(520)내의 다양한 처리 및 인터페이스 유닛들의 동작을 제어할 수 있다. 내부 메모리(532)는 ASIC(520)내의 다양한 유닛들에 대한 데이터 및/또는 명령들을 저장한다.
EBI(534)는 ASIC(520) 및 주 메모리(544)간의 데이터의 전송을 용이하게 한다. I/O 구동기(536)는 아날로그 또는 디지털 인터페이스를 통해 I/O 장치(546)를 구동시킨다. 오디오 DAC/구동기(538)는 스피커, 핸드셋, 이어피스(earpiece) 등일 수 있는 오디오 장치(548)를 구동시킨다. 비디오 DAC/구동기(540)는 액정 디스플레이(LCD) 등일 수 있는 디스플레이 유닛(550)을 구동시킨다.
내부 메모리(532), 주 메모리(544) 및/또는 다른 유닛들은 여기에서 제시된 기술들을 구현할 수 있다. 예컨대, 메모리들 중 임의의 메모리는 도 2에 도시된 바와같이 생성될 수 있다.
전술한 것을 고려하여, 본 발명의 실시예들이 여기에 기술된 기능들, 동작들의 시퀀스 및/또는 알고리즘들을 수행하기 위한 방법들을 포함할 수 있다는 것이 인식될 것이다. 예컨대, 메모리 시스템들에서 사용되는 WL 펄스 폭들을 적응시키기 위한 방법은 도 3에 예시된 흐름도에 따라 수행될 수 있다.
본 발명의 실시예들에 따른 방법들이 하드웨어 및/또는 소프트웨어로 구현될 수 있다는 것이 또한 인식될 것이다. 하드웨어/소프트웨어 구현들은 프로세서(들) 및 제조 물품(들)의 조합을 포함할 수 있다. 예컨대, RISC 프로세서(528)는 내부 메모리(532) 및/또는 주 메모리(544)의 동작을 최적화하기 위하여 여기에 기술된, WL 펄스 폭들을 적응시키기 위한 기술들을 구현하도록 구성될 수 있다. 제조 물품(들)은 저장 매체 및 실행가능 컴퓨터 프로그램(들), 예컨대 컴퓨터 판독가능 매체상에 저장된 컴퓨터 프로그램 제품을 추가로 포함할 수 있다. 실행가능 컴퓨터 프로그램(들)은 기술된 동작들 또는 기능들을 수행하기 위한 명령들의 세트들을 포함할 수 있다. 여기에서 사용된 바와같이 명령들의 세트는 하나 이상의 명령들을 포함할 수 있다는 것이 인식될 것이다.
앞서 기술된 본 발명의 실시예들은 종래의 기술들에 비하여 여러 장점들을 제공한다. 예컨대, 여기에서 제시된 기술들은 원래의 설계 규격들을 충족시킬 수 없는 IC들을 회복시키며 따라서 전체 수율을 향상시킨다. 게다가, 생산되는 IC들은 최악의 경우 시나리오의 프로세스 변화들을 띠지 않으며 따라서 WL 펄스 폭의 감소를 야기하는데, 이는 예컨대 셀 플립(cell flip)의 가능성을 감소시킴으로써 셀 안정성(cell stability)을 개선시킬 뿐만아니라 성능 및 전력 소비 특성들을 개선시킬 수 있다. 상이한 IC들에 걸친 전력 소비의 더 엄격한(tight) 분배 때문에, 전체 IC 전력을 양호하게 예측할 수 있다. 더욱이, 제조된 IC들의 큰 부분이 낮은 전력 소비를 가질 수 있기 때문에, 모든 제조된 IC들의 평균 전력 소비는 감소될 수 있다. 센스 마진(sense margin)은 또한 메모리가 실패하지 않는 한 감소될 수 있으며, 이는 고속 센스 마진 응답을 야기한다. 센스 마진은 또한 메모리가 정확하게 동작하도록 필요에 따라 각각의 메모리에 대하여 개별적으로 최적화될 수 있다. 테스팅 시간에 대한 영향은 또한 여기에 제시된 기술들이 WL 펄스 폭을 적응시키기 위하여 온-칩 BIST를 사용하기 때문에 무시할 수 있으며, 온-칩 BIST는 추가 외부 테스팅을 필요치 않는다.
전술한 설명이 본 발명의 예시적인 실시예들을 기술하는 반면에, 다양한 변화들 및 수정들이 첨부된 청구항들에 의하여 한정된 본 발명의 범위로부터 벗어나지 않고 여기에서 이루어질 수 있다는 것에 유의해야 한다. 예컨대, 앞서 기술된 증가 탐색 알고리즘이 최적화된 WL 펄스 폭 코드를 찾기 위하여 구현될 수 있는 많은 탐색 알고리즘들 중 단지 하나의 탐색 알고리즘이라는 것이 당업자에 의하여 인식될 것이다. 트리 탐색 알고리즘, 랜덤 탐색 알고리즘 또는 공지된 다른 탐색 알고리즘들은 본 발명의 다양한 실시예들에 따라 사용될 수 있다. 여기에 기술된 본 발명의 실시예들에 따른 방법 청구항들의 기능들, 단계들 및/또는 동작들은 임의의 특정 순서로 수행될 필요가 없다. 게다가, 비록 본 발명의 엘리먼트들이 단수로 기술되거나 또는 청구될 수 있을지라도, 단수에 대한 제한이 명백하게 언급되지 않는 한 복수 역시 고려되어야 한다.

Claims (39)

  1. 메모리 시스템을 포함하는 장치로서,
    상기 메모리 시스템은,
    연관된 워드라인(WL) 펄스 폭을 가진 WL 펄스에 따라 동작하는 메모리;
    상기 메모리와 인터페이싱하며, 상기 메모리의 내부 기능의 자체-테스트(self-test)를 실행하고 상기 메모리가 상기 자체-테스트를 패스(pass)하거나 또는 실패(fail)한 경우를 표시하는 신호를 제공하도록 구성되는 빌트-인 자체-테스트(BIST: built-in self-test) 유닛; 및
    상기 BIST 유닛 및 상기 메모리와 인터페이싱하며, 상기 BIST 유닛에 의하여 제공되는 신호에 기초하여 상기 메모리의 WL 펄스 폭을 조절하도록 구성되는 적응 WL 제어 회로를 포함하는,
    장치.
  2. 제 1항에 있어서, 상기 적응 WL 제어 회로는 상기 메모리가 상기 자체-테스트를 실패하였다는 것을 상기 BIST 유닛에 의하여 제공되는 신호가 표시하는 경우에 상기 WL 펄스 폭을 증가시키고, 상기 메모리가 상기 자체-테스트를 패스하였다는 것을 상기 BIST 유닛에 의하여 제공되는 신호가 표시하는 경우에 상기 WL 펄스 폭을 감소시키도록 구성되는, 장치.
  3. 제 2항에 있어서, 상기 적응 WL 제어 회로는 상기 자체-테스트의 결과가 패스로부터 실패로 변화하거나 또는 실패로부터 패스로 변화할 때까지 상기 WL 펄스 폭이 증가되거나 또는 감소되기 때문에 상기 메모리의 내부 기능의 후속(subsequent) 자체-테스트들을 수행하도록 상기 BIST 유닛에 명령하도록 추가적으로 구성되는, 장치.
  4. 제 3항에 있어서, 상기 적응 WL 제어 회로는 상기 자체 테스트가 패스로부터 실패로 변화하기 직전에 사용된 상기 WL 펄스 폭 값으로 상기 메모리의 WL 펄스 폭을 세팅하도록 구성되는, 장치.
  5. 제 3항에 있어서, 상기 적응 WL 제어 회로는 상기 자체-테스트가 실패로부터 패스로 변화할때 사용된 상기 WL 펄스 폭 값으로 상기 메모리의 WL 펄스 폭을 세팅하도록 구성되는, 장치.
  6. 제 3항에 있어서, 상기 적응 WL 제어 회로는 상기 BIST 유닛에 의하여 제공되는 신호에 기초하여 결정된 새로운 값을 제공함으로써 피드백 루프의 방식으로 초기 값으로부터 상기 WL 펄스 폭을 증가시키거나 또는 감소시키도록 구성되는, 장치.
  7. 제 6항에 있어서, 상기 적응 WL 제어 회로는 상기 WL 펄스 폭을 증가시키거나 또는 감소시키도록 구성되는, 장치.
  8. 제 1항에 있어서, 상기 적응 WL 제어 회로는,
    상기 BIST 유닛과 인터페이싱하며, 상기 BIST 유닛에 의하여 제공되는 신호에 기초하여 상기 메모리의 WL 펄스 폭을 증가시켜야 하는지 또는 감소시켜야 하는지의 여부를 결정하고, 상기 WL 펄스 폭에 대한 결정된 조절(adjustment)들을 표시하는 제 1 제어 신호를 제공하도록 구성되는 제 1 제어 회로; 및
    상기 제 1 제어 회로와 인터페이싱하며, 상기 제 1 제어 회로에 의하여 제공되는 제 1 제어 신호에 기초하여 상기 WL 펄스 폭을 조절하도록 구성되는 제 2 제어 회로를 포함하는, 장치.
  9. 제 8항에 있어서, 상기 제 1 제어 회로는 상기 메모리가 상기 자체-테스트를 실패하였다는 것을 상기 BIST 유닛에 의하여 제공되는 신호가 표시하는 경우에 상기 WL 펄스 폭을 증가시키도록 결정하고 상기 메모리가 상기 자체-테스트를 패스하였다는 것을 상기 BIST 유닛에 의하여 제공되는 신호가 표시하는 경우에 상기 WL 펄스 폭을 감소시키도록 결정하는, 장치.
  10. 제 8항에 있어서, 상기 제 2 제어 회로는 상기 WL 펄스 폭이 최대 또는 최소 허용된 값에 도달하였다는 것을 표시하는 오버로드(overload) 신호를 상기 제 1 제어 회로에 제공하도록 추가적으로 구성되는, 장치.
  11. 제 10항에 있어서, 상기 제 2 제어 회로는 상기 제 1 제어 회로에 의하여 제공되는 상기 제 1 제어 신호에 따라 상기 WL 펄스 폭 값을 증가시키거나 또는 감소시키도록 구성되며, 증가된/감소된 값으로서 조절된 WL 펄스 폭을 제공하고 증가/감소 동작의 오버플로우 비트(overflow bit)로서 상기 오버로드 신호를 제공하도록 구성되는, 장치.
  12. 제 8항에 있어서, 상기 적응 WL 제어 회로는 상기 제 2 제어 회로와 인터페이싱하며, 단조적으로(monotonically) 증가 또는 감소하는 방식으로 상기 메모리의 허용가능 WL 펄스 폭들에 조절된 WL 펄스 폭을 매핑시키도록 구성되는 디코더를 추가로 포함하는, 장치.
  13. 제 8항에 있어서, 상기 적응 WL 제어 회로는 상기 제 1 및 제 2 제어 회로들과 인터페이싱하는 재프로그래밍 모듈을 추가로 포함하며, 상기 제 2 제어 회로는 상기 재프로그래밍 모듈에 조절된 WL 펄스 폭 값을 제공하도록 구성되며, 상기 제 1 제어 회로는 상기 제 2 제어 회로에 의하여 제공되는 상기 조절된 WL 펄스 폭 값을 저장하도록 상기 재프로그래밍 모듈에 명령하는 기록 신호를 제공하도록 구성되며, 상기 재프로그래밍 모듈은 상기 조절된 WL 펄스 폭 값의 비-휘발성 저장을 제공하도록 구성되는, 장치.
  14. 제 8항에 있어서, 상기 재프로그래밍 모듈은 eFUSE 메모리로서 구현되는, 장치.
  15. 제 8항에 있어서, 상기 장치는 무선 통신 장치이며, 상기 장치는 시스템 제어기를 추가로 포함하는, 장치.
  16. 제 15항에 있어서, 상기 시스템 제어기는 상기 무선 통신 장치의 초기 파워-업(power-up)시에 상기 WL 펄스 폭을 조절하도록 상기 메모리 시스템에 명령하도록 구성되는, 장치.
  17. 제 15항에 있어서, 상기 시스템 제어기는 주어진 시간 간격에 따라 주기적으로 상기 WL 펄스 폭을 조절하도록 상기 메모리 시스템에 명령하도록 구성되는, 장치.
  18. 워드라인(WL) 펄스에 따라 동작하는 메모리를 포함하는 메모리 시스템의 WL 펄스 폭을 조절하기 위한 방법으로서,
    현재의 WL 펄스 폭 하에서 상기 메모리의 내부 기능을 테스트하기 위하여 상기 메모리 시스템에 대하여 자체-테스트를 수행하는 단계; 및
    온-칩(on-chip) 적응 WL 제어 회로를 사용하여 상기 자체-테스트의 결과들에 기초하여 상기 메모리의 WL 펄스 폭을 조절하는 단계를 포함하는,
    워드라인(WL) 펄스 폭을 조절하기 위한 방법.
  19. 제 18항에 있어서, 상기 조절 단계는 상기 메모리가 상기 자체-테스트를 실패하는 경우에 상기 WL 펄스 폭을 증가시키는 단계 및 상기 메모리가 상기 자체-테스트를 패스하는 경우에 상기 WL 펄스 폭을 감소시키는 단계를 포함하는, 워드라인(WL) 펄스 폭을 조절하기 위한 방법.
  20. 제 19항에 있어서, 상기 자체-테스트의 결과가 패스로부터 실패로 변화하거나 또는 실패로부터 패스로 변화할때까지 상기 수행 단계 및 상기 조절 단계를 반복하는 단계를 더 포함하는, 워드라인(WL) 펄스 폭을 조절하기 위한 방법.
  21. 제 20항에 있어서, 단조적으로 증가 또는 감소하는 방식으로 상기 메모리의 허용가능한 WL 펄스 폭들에 조절된 WL 펄스 폭을 매핑하는 단계를 더 포함하는, 워드라인(WL) 펄스 폭을 조절하기 위한 방법.
  22. 제 20항에 있어서, 상기 자체-테스트가 패스로부터 실패로 변화하기 직전에 사용된 상기 WL 펄스 폭 값으로 상기 메모리의 WL 펄스 폭을 세팅하는 단계를 더 포함하는, 워드라인(WL) 펄스 폭을 조절하기 위한 방법.
  23. 제 20항에 있어서, 상기 자체-테스트가 실패로부터 패스로 변화할때 사용된 상기 WL 펄스 폭 값으로 상기 메모리의 WL 펄스 폭을 세팅하는 단계를 더 포함하는, 워드라인(WL) 펄스 폭을 조절하기 위한 방법.
  24. 제 18항에 있어서, 상기 수행 단계의 동작 및 상기 조절 단계의 동작은 상기 메모리 시스템의 초기 파워-업시에 개시되는, 워드라인(WL) 펄스 폭을 조절하기 위한 방법.
  25. 제 18항에 있어서, 상기 수행 단계의 동작 및 상기 조절 단계의 동작은 주어진 시간 간격에 따라 주기적으로 개시되는, 워드라인(WL) 펄스 폭을 조절하기 위한 방법.
  26. 워드라인(WL) 펄스에 따라 동작하는 메모리를 포함하는 메모리 시스템의 WL 펄스 폭을 조절하기 위한 장치로서,
    현재의 WL 펄스 폭 하에서 상기 메모리의 내부 기능을 테스트하기 위하여 상기 메모리 시스템에 대하여 자체-테스트를 수행하기 위한 수단; 및
    상기 자체-테스트의 결과들에 기초하여 상기 메모리의 WL 펄스 폭을 조절하기 위한 온-칩 수단을 포함하는,
    워드라인(WL) 펄스 폭을 조절하기 위한 장치.
  27. 제 26항에 있어서, 상기 조절 수단은 상기 메모리가 상기 자체-테스트를 실패하는 경우에 상기 WL 펄스 폭을 증가시키기 위한 수단 및 상기 메모리가 상기 자체-테스트를 패스하는 경우에 상기 WL 펄스 폭을 감소시키기 위한 수단을 포함하는, 워드라인(WL) 펄스 폭을 조절하기 위한 장치.
  28. 제 27항에 있어서, 상기 자체-테스트의 결과가 패스로부터 실패로 변화하거나 또는 실패로부터 패스로 변화할때까지 상기 수행 및 상기 조절을 반복하기 위한 수단을 더 포함하는, 워드라인(WL) 펄스 폭을 조절하기 위한 장치.
  29. 제 28항에 있어서, 단조적으로 증가 또는 감소하는 방식으로 상기 메모리의 허용가능한 WL 펄스 폭들에 조절된 WL 펄스 폭을 매핑하기 위한 수단을 더 포함하는, 워드라인(WL) 펄스 폭을 조절하기 위한 장치.
  30. 제 28항에 있어서, 상기 자체-테스트가 패스로부터 실패로 변화하기 직전에 사용된 상기 WL 펄스 폭 값으로 상기 메모리의 WL 펄스 폭을 세팅하기 위한 수단을 더 포함하는, 워드라인(WL) 펄스 폭을 조절하기 위한 장치.
  31. 제 28항에 있어서, 상기 자체-테스트가 실패로부터 패스로 변화할때 사용된 상기 WL 펄스 폭 값으로 상기 메모리의 WL 펄스 폭을 세팅하기 위한 수단을 더 포함하는, 워드라인(WL) 펄스 폭을 조절하기 위한 장치.
  32. 워드라인(WL) 펄스에 따라 동작하는 메모리를 포함하는 메모리 시스템의 WL 펄스 폭을 조절하기 위하여 프로세서에 의하여 실행가능한 명령들의 세트들을 포함하는 컴퓨터 판독가능 매체로서,
    현재의 WL 펄스 폭 하에서 상기 메모리의 내부 기능을 테스트하기 위하여 상기 메모리 시스템에 대하여 자체-테스트를 수행하기 위한 명령들의 제 1 세트; 및
    상기 자체-테스트의 결과들에 기초하여 상기 메모리의 WL 펄스 폭을 조절하기 위한 명령들의 제 2 세트를 포함하는,
    컴퓨터 판독가능 매체.
  33. 제 32항에 있어서, 상기 명령들의 제 2 세트는 상기 메모리가 상기 자체-테스트를 실패하는 경우에 상기 WL 펄스 폭을 증가시키고 상기 메모리가 상기 자체-테스트를 패스하는 경우에 상기 WL 펄스 폭을 감소시키기 위하여 상기 프로세서에 의하여 실행가능한 명령들을 포함하는, 컴퓨터 판독가능 매체.
  34. 제 33항에 있어서, 상기 자체-테스트의 결과가 패스로부터 실패로 변화하거나 또는 실패로부터 패스로 변화할때까지 상기 명령들의 제 1 세트 및 제 2 세트를 반복하기 위한 명령들의 제 3 세트를 더 포함하는, 컴퓨터 판독가능 매체.
  35. 제 34항에 있어서, 단조적으로 증가 또는 감소하는 방식으로 상기 메모리의 허용가능한 WL 펄스 폭들에 조절된 WL 펄스 폭을 매핑하기 위한 명령들의 제 4 세트를 더 포함하는, 컴퓨터 판독가능 매체.
  36. 제 34항에 있어서, 상기 자체-테스트가 패스로부터 실패로 변화하기 직전에 사용된 상기 WL 펄스 폭 값으로 상기 메모리의 WL 펄스 폭을 세팅하기 위한 명령들의 제 5 세트를 더 포함하는, 컴퓨터 판독가능 매체.
  37. 제 34항에 있어서, 상기 자체-테스트가 실패로부터 패스로 변화할때 사용된 상기 WL 펄스 폭 값으로 상기 메모리의 WL 펄스 폭을 세팅하기 위한 명령들의 제 6 세트를 더 포함하는, 컴퓨터 판독가능 매체.
  38. 제 32항에 있어서, 상기 메모리 시스템의 초기 파워-업시에 상기 명령들의 제 1 세트 및 제 2 세트를 실행하기 위한 명령들의 제 7 세트를 더 포함하는, 컴퓨터 판독가능 매체.
  39. 제 32항에 있어서, 주어진 시간 간격에 따라 주기적으로 상기 명령들의 제 1 및 제 2 세트를 실행하기 위한 명령들의 제 8 세트를 더 포함하는, 컴퓨터 판독가능 매체.
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