JPH07130183A - チューニング回路 - Google Patents
チューニング回路Info
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- JPH07130183A JPH07130183A JP5272681A JP27268193A JPH07130183A JP H07130183 A JPH07130183 A JP H07130183A JP 5272681 A JP5272681 A JP 5272681A JP 27268193 A JP27268193 A JP 27268193A JP H07130183 A JPH07130183 A JP H07130183A
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- JP
- Japan
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- circuit
- fuse
- control signal
- level
- cut
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【目的】シミュレーション誤差、プロセスばらつき等の
影響を受けることなく、回路の特性を最適値に設定でき
るチューニング回路を実現する。 【構成】フューズＦＳ11をカットする前に、Ａｌパッド
ＰＡＤ11に対してハイレベルまたはローレベルの外部信
号を印加することにより、フューズＦＳ11の非カット／
カット状態の両状態と同レベルの制御信号ＣＴＬを疑似
的に発生させることで、フューズブロー前の特性測定結
果を得、このときの測定結果に基づいてフューズブロー
を行う。
影響を受けることなく、回路の特性を最適値に設定でき
るチューニング回路を実現する。 【構成】フューズＦＳ11をカットする前に、Ａｌパッド
ＰＡＤ11に対してハイレベルまたはローレベルの外部信
号を印加することにより、フューズＦＳ11の非カット／
カット状態の両状態と同レベルの制御信号ＣＴＬを疑似
的に発生させることで、フューズブロー前の特性測定結
果を得、このときの測定結果に基づいてフューズブロー
を行う。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路の特性
を最適値に調整するためのチューニング回路に関するも
のである。
を最適値に調整するためのチューニング回路に関するも
のである。
【０００２】
【従来の技術】半導体によって構成される集積回路（Ｉ
Ｃ）において、その製品としての許容値を満足するた
め、回路定数や遅延時間を正確に制御する必要がしばし
ば生じる。また、ある回路構成においては、複数経路を
通る信号同士のタイミング関係がその動作上重要とな
る。たとえば、非同期型ＳＲＡＭ(Static Random Acces
s Memory) の場合、高速化の手法として、アドレス信号
に基づくＡＴＤ(Address Transition Detector) パルス
によりビット線をイコライズする方法が用いられる。
Ｃ）において、その製品としての許容値を満足するた
め、回路定数や遅延時間を正確に制御する必要がしばし
ば生じる。また、ある回路構成においては、複数経路を
通る信号同士のタイミング関係がその動作上重要とな
る。たとえば、非同期型ＳＲＡＭ(Static Random Acces
s Memory) の場合、高速化の手法として、アドレス信号
に基づくＡＴＤ(Address Transition Detector) パルス
によりビット線をイコライズする方法が用いられる。
【０００３】図１２は非同期型ＳＲＡＭにＡＴＤパルス
によりビット線をイコライズする方法を採用したシステ
ム構成図、図１３は図１２の基本的動作を示すタイミン
グチャートである。図１２において、ＡＤＤはアドレス
入力、ＩＢ1 ，ＩＢ2 ，ＩＢ3 は入力バッファ回路、Ｍ
ＵＸはＡＴＤパルスマルチプレクサ、ＤＣＤはデコー
ダ、ＶCCは電源電圧、ＰＴ1 ，ＰＴ2 ，ＰＴ3 はｐチャ
ネルＭＯＳトランジスタ、ＭＣはメモリセル、ＢＬ，Ｂ
Ｌ はビット線をそれぞれ示している。
によりビット線をイコライズする方法を採用したシステ
ム構成図、図１３は図１２の基本的動作を示すタイミン
グチャートである。図１２において、ＡＤＤはアドレス
入力、ＩＢ1 ，ＩＢ2 ，ＩＢ3 は入力バッファ回路、Ｍ
ＵＸはＡＴＤパルスマルチプレクサ、ＤＣＤはデコー
ダ、ＶCCは電源電圧、ＰＴ1 ，ＰＴ2 ，ＰＴ3 はｐチャ
ネルＭＯＳトランジスタ、ＭＣはメモリセル、ＢＬ，Ｂ
Ｌ はビット線をそれぞれ示している。
【０００４】この構成においては、アドレス入力ＡＤＤ
のうち、Ａ１は入力バッファ回路ＩＢ1 に、Ａ２は入力
バッファ回路ＩＢ2 に、Ａ３は入力バッファ回路ＩＢ3
にそれぞれ入力される。各入力バッファ回路ＩＢ1 ，Ｉ
Ｂ2 ，ＩＢ3 では、各入力がマルチプレクサＭＵＸとデ
コーダＤＣＤに対する２系統に分岐される。ＡＴＤパル
スマルチプレクサＭＵＸでは、入力バッファ回路ＩＢ1
〜ＩＢ3 の出力から所定の出力が選択されて、ビット線
ＢＬ，ＢＬ 間に接続されたイコライズ用のｐチャネル
ＭＯＳトランジスタＰＴ3 のゲートに、たとえばローレ
ベルのＡＴＤパルスが供給される。これにより、ｐチャ
ネルＭＯＳトランジスタＰＴ3 がオン状態となり、ビッ
ト線ＢＬ，ＢＬ が同レベルとなるようにイコライズさ
れる。また、デコーダＤＣＤの出力により、所望のメモ
リセルＭＣが選択される。
のうち、Ａ１は入力バッファ回路ＩＢ1 に、Ａ２は入力
バッファ回路ＩＢ2 に、Ａ３は入力バッファ回路ＩＢ3
にそれぞれ入力される。各入力バッファ回路ＩＢ1 ，Ｉ
Ｂ2 ，ＩＢ3 では、各入力がマルチプレクサＭＵＸとデ
コーダＤＣＤに対する２系統に分岐される。ＡＴＤパル
スマルチプレクサＭＵＸでは、入力バッファ回路ＩＢ1
〜ＩＢ3 の出力から所定の出力が選択されて、ビット線
ＢＬ，ＢＬ 間に接続されたイコライズ用のｐチャネル
ＭＯＳトランジスタＰＴ3 のゲートに、たとえばローレ
ベルのＡＴＤパルスが供給される。これにより、ｐチャ
ネルＭＯＳトランジスタＰＴ3 がオン状態となり、ビッ
ト線ＢＬ，ＢＬ が同レベルとなるようにイコライズさ
れる。また、デコーダＤＣＤの出力により、所望のメモ
リセルＭＣが選択される。
【０００５】このシステムは、ＡＴＤパルスによって、
ビット線ＢＬ，ＢＬ をイコライズし、高速にビット線
データを反転させるのが目的であるが、イコライズ用ｐ
チャネルＭＯＳトランジスタＰＴ3 の開放が早過ぎると
動作不良となり、遅いと逆にアクセスタイムが遅延す
る。そこで、ＡＴＤパルスの遅延時間を正確に制御する
必要があり、これらの遅延時間を制御するためには、高
いシミュレーション精度と、プロセス制御性が必要とな
る。
ビット線ＢＬ，ＢＬ をイコライズし、高速にビット線
データを反転させるのが目的であるが、イコライズ用ｐ
チャネルＭＯＳトランジスタＰＴ3 の開放が早過ぎると
動作不良となり、遅いと逆にアクセスタイムが遅延す
る。そこで、ＡＴＤパルスの遅延時間を正確に制御する
必要があり、これらの遅延時間を制御するためには、高
いシミュレーション精度と、プロセス制御性が必要とな
る。
【０００６】
【発明が解決しようとする課題】しかしながら、これら
の誤差やばらつきは必ずある程度存在するので、動作不
良や歩留り低下の無いように、充分なマージンを持つよ
うに設計されるのが普通である。したがって、実際に生
産される製品は、シミュレーション誤差、プロセスばら
つき等の影響によって、回路の特性が最適設計からずれ
ることがあり、必ずしも最高性能を発揮しているとは言
えない。
の誤差やばらつきは必ずある程度存在するので、動作不
良や歩留り低下の無いように、充分なマージンを持つよ
うに設計されるのが普通である。したがって、実際に生
産される製品は、シミュレーション誤差、プロセスばら
つき等の影響によって、回路の特性が最適設計からずれ
ることがあり、必ずしも最高性能を発揮しているとは言
えない。
【０００７】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、シミュレーション誤差、プロセ
スばらつき等の影響を受けることなく、回路の特性を最
適値に設定できるチューニング回路を提供することにあ
る。
のであり、その目的は、シミュレーション誤差、プロセ
スばらつき等の影響を受けることなく、回路の特性を最
適値に設定できるチューニング回路を提供することにあ
る。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、本発明のチューニング回路は、任意のレベルに設定
された外部信号が印加される制御端子と、フューズを有
し、フューズがカットされることによって出力レベルが
確定する第１の回路と、上記第１の回路のフューズがカ
ットされていない場合には上記制御端子に印加される外
部信号のレベルの制御信号を発生し、フューズがカット
されている場合には上記第１の回路の出力レベルの制御
信号を発生する第２の回路とを備えた制御信号発生回路
と、上記制御信号発生回路から出力された制御信号に基
づいて入力信号に対する遅延時間の調整を行う遅延回路
とを有する。
め、本発明のチューニング回路は、任意のレベルに設定
された外部信号が印加される制御端子と、フューズを有
し、フューズがカットされることによって出力レベルが
確定する第１の回路と、上記第１の回路のフューズがカ
ットされていない場合には上記制御端子に印加される外
部信号のレベルの制御信号を発生し、フューズがカット
されている場合には上記第１の回路の出力レベルの制御
信号を発生する第２の回路とを備えた制御信号発生回路
と、上記制御信号発生回路から出力された制御信号に基
づいて入力信号に対する遅延時間の調整を行う遅延回路
とを有する。
【０００９】また、本発明のチューニング回路では、オ
ンウェハーで上記制御端子が設けられている。
ンウェハーで上記制御端子が設けられている。
【００１０】
【作用】本発明によれば、ウェハー製造工程後のペレッ
トチェックにおいて、制御信号発生回路の第１の回路の
フューズをカットする前に、たとえば制御端子に対して
ハイレベルまたはローレベルの外部信号が印加され、フ
ューズの非カット／カット状態の両状態と同レベルの制
御信号が疑似的に発生されて、フューズブロー前の特性
測定結果が得られる。そして、このときの測定結果に基
づいてフューズブローが行われ、回路の特性が最適値に
チューニングされる。
トチェックにおいて、制御信号発生回路の第１の回路の
フューズをカットする前に、たとえば制御端子に対して
ハイレベルまたはローレベルの外部信号が印加され、フ
ューズの非カット／カット状態の両状態と同レベルの制
御信号が疑似的に発生されて、フューズブロー前の特性
測定結果が得られる。そして、このときの測定結果に基
づいてフューズブローが行われ、回路の特性が最適値に
チューニングされる。
【００１１】
【実施例】図１は、本発明に係るチューニング回路の基
本的概念を示すブロック図である。図１において、１０
はＩＣチップ、１１はＩＣチップ１０内に形成された制
御信号発生回路、１２はＩＣチップ１０内に形成された
ＩＣ回路、１２ａはＩＣ回路を構成する遅延回路をそれ
ぞれ示している。
本的概念を示すブロック図である。図１において、１０
はＩＣチップ、１１はＩＣチップ１０内に形成された制
御信号発生回路、１２はＩＣチップ１０内に形成された
ＩＣ回路、１２ａはＩＣ回路を構成する遅延回路をそれ
ぞれ示している。
【００１２】制御信号発生回路１１は、外部からの試験
用制御信号レベルまたはフューズのカット／非カットの
状態に応じて、出力レベルがローレベル「Ｌ」またはハ
イレベル「Ｈ」に制御された制御信号ＣＴＬを発生し、
遅延回路１２ａに出力する。
用制御信号レベルまたはフューズのカット／非カットの
状態に応じて、出力レベルがローレベル「Ｌ」またはハ
イレベル「Ｈ」に制御された制御信号ＣＴＬを発生し、
遅延回路１２ａに出力する。
【００１３】図２は、制御信号発生回路１１の構成例を
示す回路図である。図２において、ＶCCは電源電圧、Ｐ
ＡＤ11はアルミニウム（Ａｌ）パッド、Ｒ 11は抵抗素
子、ＧＴ11は２入力ノアゲート、ＰＴ11はｐチャネルＭ
ＯＳトランジスタ、ＦＳ11はフューズ、ＩＮＶ11はイン
バータをそれぞれ示している。これら各素子は、以下の
ように接続されている。
示す回路図である。図２において、ＶCCは電源電圧、Ｐ
ＡＤ11はアルミニウム（Ａｌ）パッド、Ｒ 11は抵抗素
子、ＧＴ11は２入力ノアゲート、ＰＴ11はｐチャネルＭ
ＯＳトランジスタ、ＦＳ11はフューズ、ＩＮＶ11はイン
バータをそれぞれ示している。これら各素子は、以下の
ように接続されている。
【００１４】ＰＡＤ11はノアゲートＧＴ11の一方の入力
に接続され、両者の接続中点は抵抗素子Ｒ11を介して電
源電圧ＶCCに接続されている。ノアゲートＧＴ11の他方
の入力はｐチャネルＭＯＳトランジスタＰＴ11のゲート
およびインバータＩＮＶ11の出力にそれぞれ接続されて
いる。ｐチャネルＭＯＳトランジスタＰＴ11のソースは
電源電圧ＶCCに接続され、ドレインはフューズＦＳ11の
一方の入力端子およびインバータＩＮＶ11の入力に接続
されている。また、フューズＦＳ11の他方の入力端子は
接地されている。
に接続され、両者の接続中点は抵抗素子Ｒ11を介して電
源電圧ＶCCに接続されている。ノアゲートＧＴ11の他方
の入力はｐチャネルＭＯＳトランジスタＰＴ11のゲート
およびインバータＩＮＶ11の出力にそれぞれ接続されて
いる。ｐチャネルＭＯＳトランジスタＰＴ11のソースは
電源電圧ＶCCに接続され、ドレインはフューズＦＳ11の
一方の入力端子およびインバータＩＮＶ11の入力に接続
されている。また、フューズＦＳ11の他方の入力端子は
接地されている。
【００１５】この制御信号発生回路１１は、いわゆるペ
レットチェック時に、オンウェハーで設けられたＡｌパ
ッドＰＡＤ11に対して、通常の入出力ピンと同様、ペレ
ットチェック時のプローブにて外部から信号を与えるこ
とができるように構成されている。そして、外部信号に
よって、フューズブローした時と同様に制御信号ＣＴＬ
の出力レベルを制御できる。
レットチェック時に、オンウェハーで設けられたＡｌパ
ッドＰＡＤ11に対して、通常の入出力ピンと同様、ペレ
ットチェック時のプローブにて外部から信号を与えるこ
とができるように構成されている。そして、外部信号に
よって、フューズブローした時と同様に制御信号ＣＴＬ
の出力レベルを制御できる。
【００１６】図３は、図２の制御信号発生回路１１にお
けるＡｌパッドＰＡＤ11に対する外部信号の入力レベル
およびフューズＦＳ11の非カット／カット状態に対応す
る制御信号ＣＴＬの出力レベルを示す図である。この制
御信号発生回路１１では、図２および図３に示すよう
に、フューズＦＳ 11がカットされていない非カット状態
のときには、ノアゲートＧＴ11の他方の入力端子側はイ
ンバータＩＮＶ11の出力と同様にハイレベルに保持され
る。その結果、フューズＦＳ11が非カット状態のときに
は、制御信号ＣＴＬの出力レベルはＡｌパッドＰＡＤ11
への外部信号の印加レベルで決まる。
けるＡｌパッドＰＡＤ11に対する外部信号の入力レベル
およびフューズＦＳ11の非カット／カット状態に対応す
る制御信号ＣＴＬの出力レベルを示す図である。この制
御信号発生回路１１では、図２および図３に示すよう
に、フューズＦＳ 11がカットされていない非カット状態
のときには、ノアゲートＧＴ11の他方の入力端子側はイ
ンバータＩＮＶ11の出力と同様にハイレベルに保持され
る。その結果、フューズＦＳ11が非カット状態のときに
は、制御信号ＣＴＬの出力レベルはＡｌパッドＰＡＤ11
への外部信号の印加レベルで決まる。
【００１７】すなわち、フューズＦＳ11が非カット状態
で、ＡｌパッドＰＡＤ11にハイレベル「Ｈ」に保持され
た外部信号が印加され、またはハイインピーダンス「Ｈ
ｚ」に保持されると、ノアゲートＧＴ11の一方の入力端
子側はハイレベルに保持されることから、制御信号ＣＴ
Ｌの出力レベルはローレベル「Ｌ」となる。これに対し
て、フューズＦＳ11が非カット状態で、ＡｌパッドＰＡ
Ｄ11にローレベル「Ｌ」、たとえば接地レベルに保持さ
れた外部信号が印加されると、ノアゲートＧＴ11の一方
の入力端子側はローレベルに保持されることから、制御
信号ＣＴＬの出力レベルはハイレベル「Ｈ」となる。
で、ＡｌパッドＰＡＤ11にハイレベル「Ｈ」に保持され
た外部信号が印加され、またはハイインピーダンス「Ｈ
ｚ」に保持されると、ノアゲートＧＴ11の一方の入力端
子側はハイレベルに保持されることから、制御信号ＣＴ
Ｌの出力レベルはローレベル「Ｌ」となる。これに対し
て、フューズＦＳ11が非カット状態で、ＡｌパッドＰＡ
Ｄ11にローレベル「Ｌ」、たとえば接地レベルに保持さ
れた外部信号が印加されると、ノアゲートＧＴ11の一方
の入力端子側はローレベルに保持されることから、制御
信号ＣＴＬの出力レベルはハイレベル「Ｈ」となる。
【００１８】一方、図２の回路でフューズＦＳ11がカッ
トされると、ノアゲートＧＴ11の他方の入力端子側はイ
ンバータＩＮＶ11の出力と同様にローレベルに保持され
る。その結果、フューズＦＳ11がカット状態のときに
は、図３に示すように、制御信号ＣＴＬの出力レベルは
ＡｌパッドＰＡＤ11への外部信号の印加レベルに左右さ
れることなく、ハイレベル「Ｈ」に保持される。
トされると、ノアゲートＧＴ11の他方の入力端子側はイ
ンバータＩＮＶ11の出力と同様にローレベルに保持され
る。その結果、フューズＦＳ11がカット状態のときに
は、図３に示すように、制御信号ＣＴＬの出力レベルは
ＡｌパッドＰＡＤ11への外部信号の印加レベルに左右さ
れることなく、ハイレベル「Ｈ」に保持される。
【００１９】このように、本制御信号発生回路１１は、
フューズＦＳ11をカットする前に、ＡｌパッドＰＡＤ11
に対してハイレベルまたはローレベルの外部信号を印加
することにより、フューズＦＳ11の非カット／カット状
態の両状態と同レベルの制御信号ＣＴＬを疑似的に発生
させることができる。すなわち、フューズブローの前の
特性測定で、フューズブローした時の特性を測定するこ
とができる。したがって、このときの測定結果に基づい
て、フューズブローを行えば良いことになる。なお、フ
ューズブローの方法としては、特に限定されるものでは
なく、レーザによる方法、電気的による方法など、種々
の態様が可能である。
フューズＦＳ11をカットする前に、ＡｌパッドＰＡＤ11
に対してハイレベルまたはローレベルの外部信号を印加
することにより、フューズＦＳ11の非カット／カット状
態の両状態と同レベルの制御信号ＣＴＬを疑似的に発生
させることができる。すなわち、フューズブローの前の
特性測定で、フューズブローした時の特性を測定するこ
とができる。したがって、このときの測定結果に基づい
て、フューズブローを行えば良いことになる。なお、フ
ューズブローの方法としては、特に限定されるものでは
なく、レーザによる方法、電気的による方法など、種々
の態様が可能である。
【００２０】遅延回路１２ａは、制御信号発生回路１１
から出力された制御信号ＣＴＬに応じた遅延量を調整で
き、調整した遅延量をもって入力信号ＩＮを遅延させ
て、出力信号ＯＵＴとして出力する。
から出力された制御信号ＣＴＬに応じた遅延量を調整で
き、調整した遅延量をもって入力信号ＩＮを遅延させ
て、出力信号ＯＵＴとして出力する。
【００２１】図４は、遅延回路１２ａの第１の構成例を
示す回路図である。図４において、ＩＮＶ12はインバー
タ、ＮＴ11〜ＮＴ14はｎチャネルＭＯＳトランジスタ、
ＣＰ11〜ＣＰ14は容量Ｃのキャパシタをそれぞれ示して
いる。この遅延回路は、インバータＩＮＶ12の出力に対
してｎチャネルＭＯＳトランジスタＮＴ11〜ＮＴ14が並
列に接続され、各ｎチャネルＭＯＳトランジスタＮＴ 11
〜ＮＴ14のソース側と接地との間に、キャパシタＣＰ11
〜ＣＰ14がそれぞれ接続されている。そして、各ｎチャ
ネルＭＯＳトランジスタＮＴ11〜ＮＴ14のゲートは、そ
れぞれ異なる制御信号発生回路１１の出力に接続され、
それぞれ異なる制御信号ＣＴＬが入力される。すなわ
ち、原理として遅延時間はＲＣによる遅延回路によって
得るのが一般であるが、この回路では、制御信号ＣＴＬ
１〜ＣＴＬ４によりスイッチング素子としてのｎチャネ
ルＭＯＳトランジスタＮＴ11〜ＮＴ14をオン・オフさせ
て、各キャパシタＣＰ11〜ＣＰ14のインバータＩＮＶ12
の出力に対する接続状態を切り替えることによって、遅
延時間を可変できる。
示す回路図である。図４において、ＩＮＶ12はインバー
タ、ＮＴ11〜ＮＴ14はｎチャネルＭＯＳトランジスタ、
ＣＰ11〜ＣＰ14は容量Ｃのキャパシタをそれぞれ示して
いる。この遅延回路は、インバータＩＮＶ12の出力に対
してｎチャネルＭＯＳトランジスタＮＴ11〜ＮＴ14が並
列に接続され、各ｎチャネルＭＯＳトランジスタＮＴ 11
〜ＮＴ14のソース側と接地との間に、キャパシタＣＰ11
〜ＣＰ14がそれぞれ接続されている。そして、各ｎチャ
ネルＭＯＳトランジスタＮＴ11〜ＮＴ14のゲートは、そ
れぞれ異なる制御信号発生回路１１の出力に接続され、
それぞれ異なる制御信号ＣＴＬが入力される。すなわ
ち、原理として遅延時間はＲＣによる遅延回路によって
得るのが一般であるが、この回路では、制御信号ＣＴＬ
１〜ＣＴＬ４によりスイッチング素子としてのｎチャネ
ルＭＯＳトランジスタＮＴ11〜ＮＴ14をオン・オフさせ
て、各キャパシタＣＰ11〜ＣＰ14のインバータＩＮＶ12
の出力に対する接続状態を切り替えることによって、遅
延時間を可変できる。
【００２２】図５は、遅延回路１２ａの第２の構成例を
示す回路図である。この回路が、図４の回路と異なる点
は、キャパシタＣＰ11〜ＣＰ14の容量を１Ｃ，２Ｃ，４
Ｃ，８Ｃ…，２n Ｃと、２の倍数に設定し、図６に示す
ように、バイナリに制御信号ＣＴＬ１〜ＣＴＬ４をｎチ
ャネルＭＯＳトランジスタＮＴ11〜ＮＴ14のゲートに印
加することによって、少ない制御信号で遅延時間を多段
に調整できる。
示す回路図である。この回路が、図４の回路と異なる点
は、キャパシタＣＰ11〜ＣＰ14の容量を１Ｃ，２Ｃ，４
Ｃ，８Ｃ…，２n Ｃと、２の倍数に設定し、図６に示す
ように、バイナリに制御信号ＣＴＬ１〜ＣＴＬ４をｎチ
ャネルＭＯＳトランジスタＮＴ11〜ＮＴ14のゲートに印
加することによって、少ない制御信号で遅延時間を多段
に調整できる。
【００２３】なお、図５では、並列に配置されたキャパ
シタの容量を変えることで、容量を多段に調整できるよ
うに構成しているが、これに限定されるものではなく、
たとえば、トランジスタを並列に接続して各トランジス
タ能力に差を持たせるように構成するなど、種々の態様
が可能である。
シタの容量を変えることで、容量を多段に調整できるよ
うに構成しているが、これに限定されるものではなく、
たとえば、トランジスタを並列に接続して各トランジス
タ能力に差を持たせるように構成するなど、種々の態様
が可能である。
【００２４】図７は、遅延回路１２ａの第３の構成例を
示す回路図である。この回路が、図４の回路と異なる点
は、遅延回路の抵抗素子Ｒとして、ポリシリコン（Ｐｏ
ｌｙ）、や拡散抵抗からなる抵抗素子Ｒ12をインバータ
ＩＮＶ12の出力と、各ｎチャネルＭＯＳトランジスタＮ
Ｔ11〜ＮＴ14のドレインとの間に接続したことにある。
この構成によれば、ＭＯＳトランジスタのオン抵抗を用
いるよりも、遅延時間の電源電圧依存性が少ないという
面で優れている。この場合、従来の方式であれば、遅延
時間の設定時にＰｏｌｙ、拡散の抵抗値のばらつき要因
を見込んで設計する必要があり、またそのばらつきも制
御、管理する必要が生じる。しかし、本発明による方式
をとれば、たとえばらついても、フューズブローによっ
て最適点にチューニングするため、これらの素子のばら
つきを考慮する必要は無い。
示す回路図である。この回路が、図４の回路と異なる点
は、遅延回路の抵抗素子Ｒとして、ポリシリコン（Ｐｏ
ｌｙ）、や拡散抵抗からなる抵抗素子Ｒ12をインバータ
ＩＮＶ12の出力と、各ｎチャネルＭＯＳトランジスタＮ
Ｔ11〜ＮＴ14のドレインとの間に接続したことにある。
この構成によれば、ＭＯＳトランジスタのオン抵抗を用
いるよりも、遅延時間の電源電圧依存性が少ないという
面で優れている。この場合、従来の方式であれば、遅延
時間の設定時にＰｏｌｙ、拡散の抵抗値のばらつき要因
を見込んで設計する必要があり、またそのばらつきも制
御、管理する必要が生じる。しかし、本発明による方式
をとれば、たとえばらついても、フューズブローによっ
て最適点にチューニングするため、これらの素子のばら
つきを考慮する必要は無い。
【００２５】次に、上記構成によるチューニング動作
を、図８〜図１０に基づいて説明する。半導体ＩＣを最
適化する一連の動作は、概ね図８のフローチャートに示
す手順に従って行われる。すなわち、ウェハー製造工程
が終了すると（Ｓ１）、得られたウェハーについて、ペ
レットチェック時のプローブにて外部からＡｌパッドＰ
ＡＤ11に対しハイレベル「Ｈ」またはローレベル「Ｌ」
の信号を印加する。これにより、フューズＦＳ11をカッ
トする前に、フューズＦＳ11の非カット／カット状態の
両状態と同レベルの制御信号ＣＴＬを疑似的に発生させ
て、特性測定を行う（Ｓ２）。次いで、ステップＳ２で
得られた情報に基づいて、必要があれば回路の最適化を
行うため、フューズブローを行う（Ｓ３）。そして、再
度、特性測定を行い（Ｓ４）、次の組立工程に入る。
を、図８〜図１０に基づいて説明する。半導体ＩＣを最
適化する一連の動作は、概ね図８のフローチャートに示
す手順に従って行われる。すなわち、ウェハー製造工程
が終了すると（Ｓ１）、得られたウェハーについて、ペ
レットチェック時のプローブにて外部からＡｌパッドＰ
ＡＤ11に対しハイレベル「Ｈ」またはローレベル「Ｌ」
の信号を印加する。これにより、フューズＦＳ11をカッ
トする前に、フューズＦＳ11の非カット／カット状態の
両状態と同レベルの制御信号ＣＴＬを疑似的に発生させ
て、特性測定を行う（Ｓ２）。次いで、ステップＳ２で
得られた情報に基づいて、必要があれば回路の最適化を
行うため、フューズブローを行う（Ｓ３）。そして、再
度、特性測定を行い（Ｓ４）、次の組立工程に入る。
【００２６】次に、ＡＴＤ回路の遅延時間を制御し、最
適化する具体的な方法について、ＳＲＡＭのＡＴＤパル
スを最適化する場合を例に図９および図１０を用いて説
明する。ＡＴＤパルスのパルス幅は遅延回路１２ａによ
って制御される。ここでＡＴＤパルスを長くすれば、ア
クセスタイムは遅くなり、短くすれば早くなる。しか
し、ワード線が切り替わり、ビット線のデータが反転す
る前に、イコライズ状態が切れると、データが出てこな
いか、大幅に遅延することになる。
適化する具体的な方法について、ＳＲＡＭのＡＴＤパル
スを最適化する場合を例に図９および図１０を用いて説
明する。ＡＴＤパルスのパルス幅は遅延回路１２ａによ
って制御される。ここでＡＴＤパルスを長くすれば、ア
クセスタイムは遅くなり、短くすれば早くなる。しか
し、ワード線が切り替わり、ビット線のデータが反転す
る前に、イコライズ状態が切れると、データが出てこな
いか、大幅に遅延することになる。
【００２７】そこで、図９および図１０に示すように、
制御信号発生回路１１のＡｌパッドＰＡＤ11に外部から
制御信号を印加することによって、最初はパルス幅を長
く設定し、特性測定を行う（ＳＴ１）。この場合の試験
結果がパス(Pass)する内容であるか、否か(Fail)を判断
し（ＳＴ２）、パスであれば、パルス幅を一段短く設定
して再度特性測定を行う（ＳＴ３）。次いで、この場合
の試験結果がパス(Pass)する内容であるか、否か(Fail)
を判断し（ＳＴ４）、Ｆａｉｌとなるまで繰り返す。そ
して、Ｆａｉｌとなったその直前のパルス幅が最もアク
セスタイムの早い最適なパルス幅であることから、この
情報に基づいて、直前のパルス幅となるようにフューズ
ブローを行う（ＳＴ５）。
制御信号発生回路１１のＡｌパッドＰＡＤ11に外部から
制御信号を印加することによって、最初はパルス幅を長
く設定し、特性測定を行う（ＳＴ１）。この場合の試験
結果がパス(Pass)する内容であるか、否か(Fail)を判断
し（ＳＴ２）、パスであれば、パルス幅を一段短く設定
して再度特性測定を行う（ＳＴ３）。次いで、この場合
の試験結果がパス(Pass)する内容であるか、否か(Fail)
を判断し（ＳＴ４）、Ｆａｉｌとなるまで繰り返す。そ
して、Ｆａｉｌとなったその直前のパルス幅が最もアク
セスタイムの早い最適なパルス幅であることから、この
情報に基づいて、直前のパルス幅となるようにフューズ
ブローを行う（ＳＴ５）。
【００２８】なお、この方法は、ＡＴＤパルスだけでな
く、回路のスペックを決定している種々の回路に対して
応用することができる。
く、回路のスペックを決定している種々の回路に対して
応用することができる。
【００２９】以上説明したように、本発明によれば、フ
ューズＦＳ11をカットする前に、ＡｌパッドＰＡＤ11に
対してハイレベルまたはローレベルの外部信号を印加す
ることにより、フューズＦＳ11の非カット／カット状態
の両状態と同レベルの制御信号ＣＴＬを疑似的に発生さ
せることで、フューズブロー前の特性測定結果を得、こ
のときの測定結果に基づいてフューズブローを行うよう
にしたので、厳密なチューニングはヒューズブローによ
って行うことができ、設計時のシミュレーション精度は
あまり高くなくてもよい。また、プロセスのばらつきに
よらず、常に最適なチューニングを実現できる。したが
って、全体的に特性の向上を図れる利点がある。さら
に、プロセスばらつきに対するマージンを持った設計を
する必要がなく、常に最適な値にチューニングされるた
め、能力が向上するとともに、プロセスばらつきによっ
て動作不良に至る可能性は極めて少なくなる。したがっ
て、歩留りの安定、向上を図ることができる。
ューズＦＳ11をカットする前に、ＡｌパッドＰＡＤ11に
対してハイレベルまたはローレベルの外部信号を印加す
ることにより、フューズＦＳ11の非カット／カット状態
の両状態と同レベルの制御信号ＣＴＬを疑似的に発生さ
せることで、フューズブロー前の特性測定結果を得、こ
のときの測定結果に基づいてフューズブローを行うよう
にしたので、厳密なチューニングはヒューズブローによ
って行うことができ、設計時のシミュレーション精度は
あまり高くなくてもよい。また、プロセスのばらつきに
よらず、常に最適なチューニングを実現できる。したが
って、全体的に特性の向上を図れる利点がある。さら
に、プロセスばらつきに対するマージンを持った設計を
する必要がなく、常に最適な値にチューニングされるた
め、能力が向上するとともに、プロセスばらつきによっ
て動作不良に至る可能性は極めて少なくなる。したがっ
て、歩留りの安定、向上を図ることができる。
【００３０】なお、制御信号発生回路１１による制御信
号ＣＴＬは、図１１に示すように、チップ１０ａ上に配
置された制御信号バスＢＵＳを介して、複数の遅延回路
を含む入力バッファ回ＩＢを並列に接続し、制御するよ
うに構成することも可能である。このような構成にする
ことにより、ＡＴＤ回路のように、複数の入力バッファ
内の遅延回路の遅延時間を並列に可変したい場合などに
効果的である。
号ＣＴＬは、図１１に示すように、チップ１０ａ上に配
置された制御信号バスＢＵＳを介して、複数の遅延回路
を含む入力バッファ回ＩＢを並列に接続し、制御するよ
うに構成することも可能である。このような構成にする
ことにより、ＡＴＤ回路のように、複数の入力バッファ
内の遅延回路の遅延時間を並列に可変したい場合などに
効果的である。
【００３１】
【発明の効果】以上説明したように、本発明によれば、
厳密なチューニングはヒューズブローによって行うこと
ができ、設計時のシミュレーション精度はあまり高くな
くてもよい。また、プロセスのばらつきによらず、常に
最適なチューニングを実現できる。したがって、全体的
に特性の向上を図れる利点がある。さらに、プロセスば
らつきに対するマージンを持った設計をする必要がな
く、常に最適な値にチューニングされるため、能力が向
上するとともに、プロセスばらつきによって動作不良に
至る可能性は極めて少なくなる。したがって、歩留りの
安定、向上を図ることができる。
厳密なチューニングはヒューズブローによって行うこと
ができ、設計時のシミュレーション精度はあまり高くな
くてもよい。また、プロセスのばらつきによらず、常に
最適なチューニングを実現できる。したがって、全体的
に特性の向上を図れる利点がある。さらに、プロセスば
らつきに対するマージンを持った設計をする必要がな
く、常に最適な値にチューニングされるため、能力が向
上するとともに、プロセスばらつきによって動作不良に
至る可能性は極めて少なくなる。したがって、歩留りの
安定、向上を図ることができる。
【図１】本発明に係るチューニング回路の基本的概念を
示すブロック図である。
示すブロック図である。
【図２】本発明に係る制御信号発生回路の構成例を示す
回路図である。
回路図である。
【図３】図２の制御信号発生回路におけるＡｌパッドに
対する外部信号の入力レベルおよびフューズの非カット
／カット状態に対応する制御信号の出力レベルを示す図
である。
対する外部信号の入力レベルおよびフューズの非カット
／カット状態に対応する制御信号の出力レベルを示す図
である。
【図４】本発明に係る遅延回路の第１の構成例を示す回
路図である。
路図である。
【図５】本発明に係る遅延回路の第２の構成例を示す回
路図である。
路図である。
【図６】図５の遅延回路の入力制御信号レベルと回路全
体としての容量との対応関係を示す図である。
体としての容量との対応関係を示す図である。
【図７】本発明に係る遅延回路の第３の構成例を示す回
路図である。
路図である。
【図８】本発明に係るチューニング動作の概要を説明す
るためのフローチャートである。
るためのフローチャートである。
【図９】ＳＲＡＭのＡＴＤパルスを最適化する具体的な
方法を説明するためのフローチャートである。
方法を説明するためのフローチャートである。
【図１０】ＳＲＡＭのＡＴＤパルスを最適化する具体的
な方法を説明するためのタイミングチャートである。
な方法を説明するためのタイミングチャートである。
【図１１】複数の入力バッファ内の遅延回路の遅延時間
を並列に可変する構成例を示す図である。
を並列に可変する構成例を示す図である。
【図１２】非同期型ＳＲＡＭにＡＴＤパルスによりビッ
ト線をイコライズする方法を採用したシステム構成図で
ある。
ト線をイコライズする方法を採用したシステム構成図で
ある。
【図１３】図１２の基本的動作を示すタイミングチャー
トである。
トである。
１０，１０ａ…ＩＣチップ １１…制御信号発生回路 ＶCC…電源電圧 ＰＡＤ11…アルミニウム（Ａｌ）パッド Ｒ11…抵抗素子 ＧＴ11…２入力ノアゲート ＰＴ11…ｐチャネルＭＯＳトランジスタ ＦＳ11…フューズ ＩＮＶ11…インバータ １２…ＩＣ回路 １２ａ…遅延回路 ＮＴ11〜ＮＴ14…ｎチャネルＭＯＳトランジスタ ＣＰ11〜ＣＰ14…キャパシタ Ｒ12…抵抗素子
Claims (2)
- 【請求項１】 任意のレベルに設定された外部信号が印
加される制御端子と、フューズを有し、フューズがカッ
トされることによって出力レベルが確定する第１の回路
と、上記第１の回路のフューズがカットされていない場
合には上記制御端子に印加される外部信号のレベルの制
御信号を発生し、フューズがカットされている場合には
上記第１の回路の出力レベルの制御信号を発生する第２
の回路とを備えた制御信号発生回路と、 上記制御信号発生回路から出力された制御信号に基づい
て入力信号に対する遅延時間の調整を行う遅延回路とを
有することを特徴するチューニング回路。 - 【請求項２】 オンウェハーで上記制御端子が設けられ
ている請求項１記載のチューニング回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5272681A JPH07130183A (ja) | 1993-10-29 | 1993-10-29 | チューニング回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5272681A JPH07130183A (ja) | 1993-10-29 | 1993-10-29 | チューニング回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07130183A true JPH07130183A (ja) | 1995-05-19 |
Family
ID=17517316
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5272681A Pending JPH07130183A (ja) | 1993-10-29 | 1993-10-29 | チューニング回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07130183A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7126400B2 (en) | 2003-12-17 | 2006-10-24 | Seiko Epson Corporation | Delay adjustment circuit, integrated circuit device, and delay adjustment method |
| JP2014139857A (ja) * | 2007-12-17 | 2014-07-31 | Qualcomm Incorporated | メモリシステムにおいてワード線パルス幅を適応させること |
-
1993
- 1993-10-29 JP JP5272681A patent/JPH07130183A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7126400B2 (en) | 2003-12-17 | 2006-10-24 | Seiko Epson Corporation | Delay adjustment circuit, integrated circuit device, and delay adjustment method |
| JP2014139857A (ja) * | 2007-12-17 | 2014-07-31 | Qualcomm Incorporated | メモリシステムにおいてワード線パルス幅を適応させること |
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