JP2000251469A - タイミング信号生成回路及びこの回路が形成された半導体装置 - Google Patents
タイミング信号生成回路及びこの回路が形成された半導体装置Info
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- JP2000251469A JP2000251469A JP11044643A JP4464399A JP2000251469A JP 2000251469 A JP2000251469 A JP 2000251469A JP 11044643 A JP11044643 A JP 11044643A JP 4464399 A JP4464399 A JP 4464399A JP 2000251469 A JP2000251469 A JP 2000251469A
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Abstract
(57)【要約】
【課題】複数の回路で遅延回路を共用可能にしてチップ
専有面積を削減する。 【解決手段】複数バンクの各々に対し、バンク活性化信
号に応答して一連のタイミング信号を生成する回路にお
いて、該バンク活性化信号の前縁及び後縁を検出し、前
縁検信号ＡＣＴ１０〜ＡＣＴ１３及び後縁検出信号ＲＳ
Ｔ１０〜ＲＳＴ１３の各々について、検出信号を重ね合
わせて遅延させた前縁検出遅延信号ＡＣＴ２並びに後縁
検出遅延信号ＲＳＴ２及びＲＳＴ３を生成し、ｉ＝０〜
３の各々について、信号ＲＳＴ１ｉが活性であるときに
信号ＲＳＴ２及びＲＳＴ３をそれぞれ有効にして出力す
るノアゲート８２及び８３と、信号ＡＣＴ１ｉによりセ
ットされノアゲート８２の出力によりリセットされるフ
リップフロップ７１と、フリップフロップ７１がセット
されているときに信号ＡＣＴ２を有効にして出力するノ
アゲート７２とを備えている。
専有面積を削減する。 【解決手段】複数バンクの各々に対し、バンク活性化信
号に応答して一連のタイミング信号を生成する回路にお
いて、該バンク活性化信号の前縁及び後縁を検出し、前
縁検信号ＡＣＴ１０〜ＡＣＴ１３及び後縁検出信号ＲＳ
Ｔ１０〜ＲＳＴ１３の各々について、検出信号を重ね合
わせて遅延させた前縁検出遅延信号ＡＣＴ２並びに後縁
検出遅延信号ＲＳＴ２及びＲＳＴ３を生成し、ｉ＝０〜
３の各々について、信号ＲＳＴ１ｉが活性であるときに
信号ＲＳＴ２及びＲＳＴ３をそれぞれ有効にして出力す
るノアゲート８２及び８３と、信号ＡＣＴ１ｉによりセ
ットされノアゲート８２の出力によりリセットされるフ
リップフロップ７１と、フリップフロップ７１がセット
されているときに信号ＡＣＴ２を有効にして出力するノ
アゲート７２とを備えている。
Description
【０００１】
【発明の属する技術分野】本発明は、互いにタイミング
をずらして並列動作可能な複数の回路ブロックの各々に
対し、トリガ信号に応答して一連のタイミング信号を生
成するタイミング信号生成回路及びこの回路が形成され
た半導体装置に関する。
をずらして並列動作可能な複数の回路ブロックの各々に
対し、トリガ信号に応答して一連のタイミング信号を生
成するタイミング信号生成回路及びこの回路が形成され
た半導体装置に関する。
【０００２】
【従来の技術】図９は、従来のシンクロナスＤＲＡＭの
コア部概略構成を示す。
コア部概略構成を示す。
【０００３】このＳＤＲＡＭは、互いに同一構成のバン
ク０〜３を備えている。ｉ＝０〜３の各々について、タ
イミング信号生成回路Ｔｉは、トリガ信号としてのバン
ク活性化信号ＢＲＡＳｉに応答してプリチャージタイミ
ング信号ＰＲＴｉ、メインワード線立ち下がりタイミン
グ信号ＭＷＦＴｉ、メインワード線立ち上がりタイミン
グ信号ＭＷＲＴｉ、センスアンプ活性化タイミング信号
ＳＡＴｉ及びサブワード線電源電圧立ち下がりタイミン
グ信号ＳＷＤＴｉを生成し、バンクｉに供給する。タイ
ミング信号生成回路Ｔ０〜Ｔ３の内のフリップフロップ
の状態は、電源オン時に生成されるリセット信号ＰＷＲ
ＳＴにより初期化される。
ク０〜３を備えている。ｉ＝０〜３の各々について、タ
イミング信号生成回路Ｔｉは、トリガ信号としてのバン
ク活性化信号ＢＲＡＳｉに応答してプリチャージタイミ
ング信号ＰＲＴｉ、メインワード線立ち下がりタイミン
グ信号ＭＷＦＴｉ、メインワード線立ち上がりタイミン
グ信号ＭＷＲＴｉ、センスアンプ活性化タイミング信号
ＳＡＴｉ及びサブワード線電源電圧立ち下がりタイミン
グ信号ＳＷＤＴｉを生成し、バンクｉに供給する。タイ
ミング信号生成回路Ｔ０〜Ｔ３の内のフリップフロップ
の状態は、電源オン時に生成されるリセット信号ＰＷＲ
ＳＴにより初期化される。
【０００４】図１０は、バンク０内の一対の相補的なビ
ット線ＢＬと＊ＢＬに関する回路を示す。図１１は、こ
の回路内の信号を示すタイミングチャートである。
ット線ＢＬと＊ＢＬに関する回路を示す。図１１は、こ
の回路内の信号を示すタイミングチャートである。
【０００５】センスアンプ１０は、センスアンプ駆動回
路１１から供給される電源電位ＶＰとＶＮとの間の電圧
により動作する。センスアンプ活性化信号ＳＡ及び＊Ｓ
Ａがそれぞれ低レベル及び高レベルのとき、トランジス
タ１３及び１４がオン、トランジスタ１２及び１５がオ
フになって、電位Ｖｉｉ／２がＶＰ及びＶＮとしてセン
スアンプ１０に供給され、センスアンプ１０が非動作状
態になる。この状態で、信号ＴＧが高レベルに遷移して
転送ゲート１６及び１７がオンにされ、プリチャージ信
号ＰＲが高レベルに遷移してプリチャージ回路１８がオ
ンにされ、これによりビット線ＢＬ、＊ＢＬ、ＢＬＡ及
び＊ＢＬＡが電位Ｖｉｉ／２にプリチャージされ、次に
プリチャージ信号ＰＲが低レベルに遷移してプリチャー
ジ回路１８がオフになる。メモリセル１９のキャパシタ
のセルプレートには、電位Ｖｉｉ／２が印加されてい
る。
路１１から供給される電源電位ＶＰとＶＮとの間の電圧
により動作する。センスアンプ活性化信号ＳＡ及び＊Ｓ
Ａがそれぞれ低レベル及び高レベルのとき、トランジス
タ１３及び１４がオン、トランジスタ１２及び１５がオ
フになって、電位Ｖｉｉ／２がＶＰ及びＶＮとしてセン
スアンプ１０に供給され、センスアンプ１０が非動作状
態になる。この状態で、信号ＴＧが高レベルに遷移して
転送ゲート１６及び１７がオンにされ、プリチャージ信
号ＰＲが高レベルに遷移してプリチャージ回路１８がオ
ンにされ、これによりビット線ＢＬ、＊ＢＬ、ＢＬＡ及
び＊ＢＬＡが電位Ｖｉｉ／２にプリチャージされ、次に
プリチャージ信号ＰＲが低レベルに遷移してプリチャー
ジ回路１８がオフになる。メモリセル１９のキャパシタ
のセルプレートには、電位Ｖｉｉ／２が印加されてい
る。
【０００６】バンク０は、例えば８メモリブロックに分
割され、行アドレスの上位３ビットによりその１つのブ
ロックが選択され、このブロックに対応したサブワード
線電源電圧ＳＷＤのみが立ち上げられる。
割され、行アドレスの上位３ビットによりその１つのブ
ロックが選択され、このブロックに対応したサブワード
線電源電圧ＳＷＤのみが立ち上げられる。
【０００７】例えば、高レベルが格納されているメモリ
セル１９からデータを読み出す場合には、このメモリセ
ル１９を含む行に対応したサブワード線電源電圧ＳＷＤ
が、ＰＭＯＳトランジスタ２１とＮＭＯＳトランジスタ
２２とからなるＣＭＯＳインバータの電源入力端に供給
され、次にメインワード線ＭＷＬ０が低レベルになっ
て、該ＣＭＯＳインバータの出力端に接続されたサブワ
ード線ＳＷＬ０の電位が立ち上げられ、メモリセル１９
からビット線ＢＬへ正電荷が移動し、ビット線ＢＬと＊
ＢＬとの間に１００〜２００ｍＶ程度の電位差が生じ
る。
セル１９からデータを読み出す場合には、このメモリセ
ル１９を含む行に対応したサブワード線電源電圧ＳＷＤ
が、ＰＭＯＳトランジスタ２１とＮＭＯＳトランジスタ
２２とからなるＣＭＯＳインバータの電源入力端に供給
され、次にメインワード線ＭＷＬ０が低レベルになっ
て、該ＣＭＯＳインバータの出力端に接続されたサブワ
ード線ＳＷＬ０の電位が立ち上げられ、メモリセル１９
からビット線ＢＬへ正電荷が移動し、ビット線ＢＬと＊
ＢＬとの間に１００〜２００ｍＶ程度の電位差が生じ
る。
【０００８】次に、センスアンプ活性化信号ＳＡ及び＊
ＳＡがそれぞれ高レベル及び低レベルに遷移して、トラ
ンジスタ１５及び１２がオン、トランジスタ１３及び１
４がオフになり、電位Ｖｉｉ及び０Ｖがそれぞれトラン
ジスタ１２及び１５を通りＶＰ及びＶＮとしてセンスア
ンプ１０に供給される。これにより、センスアンプ１０
が活性化されてビット線ＢＬと＊ＢＬとの間の電位差が
増幅される。
ＳＡがそれぞれ高レベル及び低レベルに遷移して、トラ
ンジスタ１５及び１２がオン、トランジスタ１３及び１
４がオフになり、電位Ｖｉｉ及び０Ｖがそれぞれトラン
ジスタ１２及び１５を通りＶＰ及びＶＮとしてセンスア
ンプ１０に供給される。これにより、センスアンプ１０
が活性化されてビット線ＢＬと＊ＢＬとの間の電位差が
増幅される。
【０００９】不図示のデータバスへのデータ読み出しが
行われ、これが終了すると、サブワード線ＳＷＬ０が低
レベルになる。次に、センスアンプ活性化信号ＳＡ及び
＊ＳＡがそれぞれ低レベル及び高レベルになって、ＶＰ
及びＶＮがいずれも電位Ｖｉｉ／２に戻り、センスアン
プ１０が不活性になる。次に、プリチャージ信号ＰＲが
高レベルに遷移してプリチャージ回路１８がオンにな
り、これによりビット線電位が電位Ｖｉｉ／２にリセッ
トされる。
行われ、これが終了すると、サブワード線ＳＷＬ０が低
レベルになる。次に、センスアンプ活性化信号ＳＡ及び
＊ＳＡがそれぞれ低レベル及び高レベルになって、ＶＰ
及びＶＮがいずれも電位Ｖｉｉ／２に戻り、センスアン
プ１０が不活性になる。次に、プリチャージ信号ＰＲが
高レベルに遷移してプリチャージ回路１８がオンにな
り、これによりビット線電位が電位Ｖｉｉ／２にリセッ
トされる。
【００１０】タイミング信号生成回路Ｔ０は、駆動回路
２０が上記信号ＰＲ、ＴＧ、ＭＷＬ０、ＳＷＤ、ＳＷＬ
０、ＳＡ及び＊ＳＡを作成するためのタイミング信号を
生成する。駆動回路２０は、プリチャージタイミング信
号ＰＲＴ０に応答して信号ＴＧ及びプリチャージ信号Ｐ
Ｒを生成し、メインワード線立ち上がりタイミング信号
ＭＷＲＴ０及びメインワード線立ち下がりタイミング信
号ＭＷＦＴ０に応答して、デコード信号による行選択に
対応したメインワード線ＭＷＬ０の立ち上がり及び立ち
下がりのタイミングを決定し、サブワード線電源電圧立
ち下がりタイミング信号ＳＷＤＴ０に応答してサブワー
ド線電源電圧ＳＷＤの立ち下がりを決定し、センスアン
プ活性化タイミング信号ＳＡＴ０に応答して一対の相補
的なセンスアンプ活性化信号ＳＡ及び＊ＳＡを生成す
る。
２０が上記信号ＰＲ、ＴＧ、ＭＷＬ０、ＳＷＤ、ＳＷＬ
０、ＳＡ及び＊ＳＡを作成するためのタイミング信号を
生成する。駆動回路２０は、プリチャージタイミング信
号ＰＲＴ０に応答して信号ＴＧ及びプリチャージ信号Ｐ
Ｒを生成し、メインワード線立ち上がりタイミング信号
ＭＷＲＴ０及びメインワード線立ち下がりタイミング信
号ＭＷＦＴ０に応答して、デコード信号による行選択に
対応したメインワード線ＭＷＬ０の立ち上がり及び立ち
下がりのタイミングを決定し、サブワード線電源電圧立
ち下がりタイミング信号ＳＷＤＴ０に応答してサブワー
ド線電源電圧ＳＷＤの立ち下がりを決定し、センスアン
プ活性化タイミング信号ＳＡＴ０に応答して一対の相補
的なセンスアンプ活性化信号ＳＡ及び＊ＳＡを生成す
る。
【００１１】ｉ＝０〜３の各々について、タイミング信
号生成回路Ｔｉは、図１２に示すように構成され、例え
ば１０個の遅延ユニット２３を含んでいる。遅延ユニッ
トの個数は、１ユニット当たりの遅延量により異なる。
遅延ユニット２３は、インバータ２４の出力端に抵抗素
子２５の一端が接続され、抵抗素子２５の他端とグラン
ド線との間にＭＯＳキャパシタ２６が接続されている。
号生成回路Ｔｉは、図１２に示すように構成され、例え
ば１０個の遅延ユニット２３を含んでいる。遅延ユニッ
トの個数は、１ユニット当たりの遅延量により異なる。
遅延ユニット２３は、インバータ２４の出力端に抵抗素
子２５の一端が接続され、抵抗素子２５の他端とグラン
ド線との間にＭＯＳキャパシタ２６が接続されている。
【００１２】バンク０〜３が完全に並列動作したり、全
く並列動作しない場合には、図９において１つのタイミ
ング信号生成回路を備えて、その出力を共通に用いた
り、出力先を切り換えたりすればよい。
く並列動作しない場合には、図９において１つのタイミ
ング信号生成回路を備えて、その出力を共通に用いた
り、出力先を切り換えたりすればよい。
【００１３】シンクロナスＤＲＡＭでは、アドレスバス
及びデータバスが１つであるので、バンク０〜３を完全
に並列動作させることはできないが、図１３に示す如
く、バンク活性化信号ＢＲＡＳ０〜ＢＲＡＳ３を互いに
ずらして部分的に並列動作させることができる。バンク
活性化信号ＢＲＡＳ０〜ＢＲＡＳ３が活性化される順序
は任意であり、例えばある期間において、バンク活性化
信号ＢＲＡＳ０とＢＲＡＳ１のみが交互に順次活性化さ
れる。
及びデータバスが１つであるので、バンク０〜３を完全
に並列動作させることはできないが、図１３に示す如
く、バンク活性化信号ＢＲＡＳ０〜ＢＲＡＳ３を互いに
ずらして部分的に並列動作させることができる。バンク
活性化信号ＢＲＡＳ０〜ＢＲＡＳ３が活性化される順序
は任意であり、例えばある期間において、バンク活性化
信号ＢＲＡＳ０とＢＲＡＳ１のみが交互に順次活性化さ
れる。
【００１４】そこで、従来ではバンク０〜３の各々に対
し同一構成のタイミング信号生成回路Ｔ０〜Ｔ３を備え
ていた。
し同一構成のタイミング信号生成回路Ｔ０〜Ｔ３を備え
ていた。
【００１５】
【発明が解決しようとする課題】このため、タイミング
信号生成回路Ｔ０〜Ｔ３内の上記遅延ユニットが多数に
なる。遅延ユニット２３の抵抗素子２５及びＭＯＳキャ
パシタ２６は一般にバルクの拡散層で形成される。充分
な遅延時間が得られるように抵抗及び容量の値を大きく
する必要があるため、多数の遅延ユニットをチップ上に
形成すると、その面積が広くなり、製品コストが高くな
る原因となる。
信号生成回路Ｔ０〜Ｔ３内の上記遅延ユニットが多数に
なる。遅延ユニット２３の抵抗素子２５及びＭＯＳキャ
パシタ２６は一般にバルクの拡散層で形成される。充分
な遅延時間が得られるように抵抗及び容量の値を大きく
する必要があるため、多数の遅延ユニットをチップ上に
形成すると、その面積が広くなり、製品コストが高くな
る原因となる。
【００１６】本発明の目的は、このような問題点に鑑
み、複数の回路で遅延回路を共用可能にしてチップ専有
面積を削減することができるタイミング信号生成回路及
びこの回路が形成された半導体装置を提供することにあ
る。
み、複数の回路で遅延回路を共用可能にしてチップ専有
面積を削減することができるタイミング信号生成回路及
びこの回路が形成された半導体装置を提供することにあ
る。
【００１７】
【課題を解決するための手段及びその作用効果】請求項
１では、互いにタイミングをずらして並列動作可能な複
数の回路ブロック（０〜３）の各々に対し、トリガ信号
（ＢＲＡＳｉ）に応答して一連のタイミング信号を生成
するタイミング信号生成回路において、該複数の回路ブ
ロックの各々に対して、該トリガ信号のエッジを検出し
てエッジ検出信号（ＲＳＴ１ｉ）を生成するエッジ検出
回路を有し、該複数の回路ブロックに共通の回路とし
て、該複数の回路ブロックに対する該エッジ検出回路の
出力を重ね合わせて遅延させたエッジ検出遅延信号（Ｒ
ＳＴ２）を生成するエッジ検出信号遅延回路（６３、６
４）を有し、該複数の回路ブロックの各々に対してさら
に、該エッジ検出遅延信号（ＲＳＴ１ｉ）が活性である
ときに該エッジ検出遅延信号（ＲＳＴ２）を有効にして
出力する第１論理ゲート（８２）を有する。
１では、互いにタイミングをずらして並列動作可能な複
数の回路ブロック（０〜３）の各々に対し、トリガ信号
（ＢＲＡＳｉ）に応答して一連のタイミング信号を生成
するタイミング信号生成回路において、該複数の回路ブ
ロックの各々に対して、該トリガ信号のエッジを検出し
てエッジ検出信号（ＲＳＴ１ｉ）を生成するエッジ検出
回路を有し、該複数の回路ブロックに共通の回路とし
て、該複数の回路ブロックに対する該エッジ検出回路の
出力を重ね合わせて遅延させたエッジ検出遅延信号（Ｒ
ＳＴ２）を生成するエッジ検出信号遅延回路（６３、６
４）を有し、該複数の回路ブロックの各々に対してさら
に、該エッジ検出遅延信号（ＲＳＴ１ｉ）が活性である
ときに該エッジ検出遅延信号（ＲＳＴ２）を有効にして
出力する第１論理ゲート（８２）を有する。
【００１８】このタイミング信号生成回路によれば、エ
ッジ検出回路の出力を重ね合わせて遅延させたエッジ検
出遅延信号に含まれるパルス列から、複数の回路ブロッ
クの各々に対するパルスが第１論理ゲートにより抽出さ
れるので、エッジ検出信号遅延回路を複数の回路ブロッ
クで共用可能となり、これにより遅延回路のチップ占有
面積が削減されて、半導体装置の製品コストを低減する
ことができる。
ッジ検出回路の出力を重ね合わせて遅延させたエッジ検
出遅延信号に含まれるパルス列から、複数の回路ブロッ
クの各々に対するパルスが第１論理ゲートにより抽出さ
れるので、エッジ検出信号遅延回路を複数の回路ブロッ
クで共用可能となり、これにより遅延回路のチップ占有
面積が削減されて、半導体装置の製品コストを低減する
ことができる。
【００１９】請求項２のタイミング信号生成回路では、
請求項１において、上記エッジ検出回路は、後縁検出信
号（ＲＳＴ１ｉ）を生成する後縁検出回路であり、上記
エッジ検出信号遅延回路は該後縁検出回路の出力を重ね
合わせて遅延させた第１後縁検出遅延信号（ＲＳＴ２）
を生成する第１後縁検出信号遅延回路である。
請求項１において、上記エッジ検出回路は、後縁検出信
号（ＲＳＴ１ｉ）を生成する後縁検出回路であり、上記
エッジ検出信号遅延回路は該後縁検出回路の出力を重ね
合わせて遅延させた第１後縁検出遅延信号（ＲＳＴ２）
を生成する第１後縁検出信号遅延回路である。
【００２０】このタイミング信号生成回路によれば、請
求項３のフリップフロップを用いる必要がないので、構
成が簡単になる。
求項３のフリップフロップを用いる必要がないので、構
成が簡単になる。
【００２１】請求項３では、互いにタイミングをずらし
て並列動作可能な複数の回路ブロック（０〜３）の各々
に対し、トリガ信号（ＢＲＡＳｉ）に応答して一連のタ
イミング信号を生成するタイミング信号生成回路におい
て、該複数の回路ブロックの各々に対して、該トリガ信
号のエッジを検出してエッジ検出信号（ＡＣＴ１ｉ）を
生成するエッジ検出回路を有し、該複数の回路ブロック
に共通の回路として、該複数の回路ブロックに対する該
エッジ検出回路の出力を重ね合わせて遅延させたエッジ
検出遅延信号（ＡＣＴ２）を生成するエッジ検出信号遅
延回路（６１、６２）を有し、該複数の回路ブロックの
各々に対してさらに、該エッジ検出信号（ＡＣＴ１ｉ）
により２状態の一方にされ、エッジ検出信号に対応した
信号によりこの２状態の他方の状態にされるフリップフ
ロップ（７１）と、該フリップフロップが該一方の状態
のときに該エッジ検出遅延信号（ＡＣＴ２）を有効にし
て出力する論理ゲート（７２）を有する。
て並列動作可能な複数の回路ブロック（０〜３）の各々
に対し、トリガ信号（ＢＲＡＳｉ）に応答して一連のタ
イミング信号を生成するタイミング信号生成回路におい
て、該複数の回路ブロックの各々に対して、該トリガ信
号のエッジを検出してエッジ検出信号（ＡＣＴ１ｉ）を
生成するエッジ検出回路を有し、該複数の回路ブロック
に共通の回路として、該複数の回路ブロックに対する該
エッジ検出回路の出力を重ね合わせて遅延させたエッジ
検出遅延信号（ＡＣＴ２）を生成するエッジ検出信号遅
延回路（６１、６２）を有し、該複数の回路ブロックの
各々に対してさらに、該エッジ検出信号（ＡＣＴ１ｉ）
により２状態の一方にされ、エッジ検出信号に対応した
信号によりこの２状態の他方の状態にされるフリップフ
ロップ（７１）と、該フリップフロップが該一方の状態
のときに該エッジ検出遅延信号（ＡＣＴ２）を有効にし
て出力する論理ゲート（７２）を有する。
【００２２】このタイミング信号生成回路によれば、エ
ッジ検出回路の出力を重ね合わせて遅延させたエッジ検
出遅延信号に含まれるパルス列から、複数の回路ブロッ
クの各々に対するパルスが論理ゲートにより抽出される
ので、エッジ検出信号遅延回路を複数の回路ブロックで
共用可能となり、これにより遅延回路のチップ占有面積
が削減されて、半導体装置の製品コストを低減すること
ができる。
ッジ検出回路の出力を重ね合わせて遅延させたエッジ検
出遅延信号に含まれるパルス列から、複数の回路ブロッ
クの各々に対するパルスが論理ゲートにより抽出される
ので、エッジ検出信号遅延回路を複数の回路ブロックで
共用可能となり、これにより遅延回路のチップ占有面積
が削減されて、半導体装置の製品コストを低減すること
ができる。
【００２３】また、フリップフロップの状態に応じて論
理ゲートによりエッジ検出遅延信号を有効にしているの
で、請求項１の場合よりも長い遅延時間の遅延回路を用
いてタイミング信号を生成することが可能となる。
理ゲートによりエッジ検出遅延信号を有効にしているの
で、請求項１の場合よりも長い遅延時間の遅延回路を用
いてタイミング信号を生成することが可能となる。
【００２４】請求項４のタイミング信号生成回路では、
請求項３において、上記エッジ検出回路は、前縁検出信
号（ＡＣＴ１ｉ）を生成し、上記エッジ検出信号遅延回
路は該前縁検出回路の出力を重ね合わせて遅延させた信
号（ＡＣＴ２）を生成し、上記エッジ検出信号に対応し
た信号は、後縁検出信号を遅延させた信号である。
請求項３において、上記エッジ検出回路は、前縁検出信
号（ＡＣＴ１ｉ）を生成し、上記エッジ検出信号遅延回
路は該前縁検出回路の出力を重ね合わせて遅延させた信
号（ＡＣＴ２）を生成し、上記エッジ検出信号に対応し
た信号は、後縁検出信号を遅延させた信号である。
【００２５】このタイミング信号生成回路によれば、エ
ッジ検出信号に対応した信号を、後縁検出信号を遅延さ
せた信号とすることができるので、この信号を生成する
回路の構成が簡単になる。
ッジ検出信号に対応した信号を、後縁検出信号を遅延さ
せた信号とすることができるので、この信号を生成する
回路の構成が簡単になる。
【００２６】請求項５のタイミング信号生成回路では、
請求項２において、上記複数の回路ブロックの各々に対
してさらに、上記トリガ信号の前縁を検出して前縁検出
信号（ＡＣＴ１ｉ）を生成する前縁検出回路を有し、該
複数の回路ブロックに共通の回路としてさらに、該複数
の回路ブロックに対する該前縁検出回路の出力を重ね合
わせて遅延させた前縁検出遅延信号（ＡＣＴ２）を生成
する前縁検出信号遅延回路（６１、６２）を有し、該複
数の回路ブロックの各々に対してさらに、該前縁検出信
号（ＡＣＴ１ｉ）により２状態の一方にされ、上記後縁
検出信号に対応した信号によりこの２状態の他方の状態
にされる第１フリップフロップ（７１）と、該第１フリ
ップフロップが該一方の状態のときに該前縁検出遅延信
号（ＡＣＴ２）を有効にして出力する第２論理ゲート
（７２）を有する。
請求項２において、上記複数の回路ブロックの各々に対
してさらに、上記トリガ信号の前縁を検出して前縁検出
信号（ＡＣＴ１ｉ）を生成する前縁検出回路を有し、該
複数の回路ブロックに共通の回路としてさらに、該複数
の回路ブロックに対する該前縁検出回路の出力を重ね合
わせて遅延させた前縁検出遅延信号（ＡＣＴ２）を生成
する前縁検出信号遅延回路（６１、６２）を有し、該複
数の回路ブロックの各々に対してさらに、該前縁検出信
号（ＡＣＴ１ｉ）により２状態の一方にされ、上記後縁
検出信号に対応した信号によりこの２状態の他方の状態
にされる第１フリップフロップ（７１）と、該第１フリ
ップフロップが該一方の状態のときに該前縁検出遅延信
号（ＡＣＴ２）を有効にして出力する第２論理ゲート
（７２）を有する。
【００２７】このタイミング信号生成回路によれば、ト
リガ信号の前縁及び後縁の検出信号とこれらを遅延した
信号を用いるので、トリガ信号に応答してより多くのタ
イミング信号を生成することができる。
リガ信号の前縁及び後縁の検出信号とこれらを遅延した
信号を用いるので、トリガ信号に応答してより多くのタ
イミング信号を生成することができる。
【００２８】請求項６のタイミング信号生成回路では、
請求項５において、上記後縁検出信号に対応した信号
は、上記第１論理ゲート（８２）の出力である。
請求項５において、上記後縁検出信号に対応した信号
は、上記第１論理ゲート（８２）の出力である。
【００２９】請求項７のタイミング信号生成回路では、
請求項５において、上記複数の回路ブロックに共通の回
路としてさらに、上記複数の回路ブロックに対する上記
後縁検出回路の出力を重ね合わせて遅延させた第２後縁
検出遅延信号（ＲＳＴ３）を生成する第２後縁検出信号
遅延回路を有し、該複数の回路ブロックの各々に対して
さらに、上記後縁検出遅延信号（ＲＳＴ１ｉ）が活性で
あるときに該第２後縁検出遅延信号（ＲＳＴ３）を有効
にして出力する第３論理ゲート（８３）を有する。
請求項５において、上記複数の回路ブロックに共通の回
路としてさらに、上記複数の回路ブロックに対する上記
後縁検出回路の出力を重ね合わせて遅延させた第２後縁
検出遅延信号（ＲＳＴ３）を生成する第２後縁検出信号
遅延回路を有し、該複数の回路ブロックの各々に対して
さらに、上記後縁検出遅延信号（ＲＳＴ１ｉ）が活性で
あるときに該第２後縁検出遅延信号（ＲＳＴ３）を有効
にして出力する第３論理ゲート（８３）を有する。
【００３０】このタイミング信号生成回路によれば、ト
リガ信号に応答してさらに多くのタイミング信号を生成
することができる。
リガ信号に応答してさらに多くのタイミング信号を生成
することができる。
【００３１】請求項８のタイミング信号生成回路では、
請求項７において、上記前縁検出信号により２状態の一
方にされ、上記第３論理ゲートの出力によりこの２状態
の他方の状態にされる第２フリップフロップ（９１）を
さらに有する。
請求項７において、上記前縁検出信号により２状態の一
方にされ、上記第３論理ゲートの出力によりこの２状態
の他方の状態にされる第２フリップフロップ（９１）を
さらに有する。
【００３２】請求項９のタイミング信号生成回路では、
請求項８において、上記第２論理ゲートの出力により２
状態の一方にされ、上記第３論理ゲートの出力によりこ
の２状態の他方の状態にされる第３フリップフロップ
（９４）をさらに有する。
請求項８において、上記第２論理ゲートの出力により２
状態の一方にされ、上記第３論理ゲートの出力によりこ
の２状態の他方の状態にされる第３フリップフロップ
（９４）をさらに有する。
【００３３】このタイミング信号生成回路によれば、第
２論理ゲートによりパルスエッジが２回続けて抽出され
たとしても、最初に抽出されたパルスエッジで第３フリ
ップフロップ（９４）が一方の状態にセットされている
ので、次のパルスエッジの後に第３フリップフロップの
状態を反転させることにより、該次のパルスエッジが無
視される。
２論理ゲートによりパルスエッジが２回続けて抽出され
たとしても、最初に抽出されたパルスエッジで第３フリ
ップフロップ（９４）が一方の状態にセットされている
ので、次のパルスエッジの後に第３フリップフロップの
状態を反転させることにより、該次のパルスエッジが無
視される。
【００３４】請求項１０の半導体装置では、請求項１乃
至９のいずれか１つに記載のタイミング信号生成回路が
半導体チップに形成されている。
至９のいずれか１つに記載のタイミング信号生成回路が
半導体チップに形成されている。
【００３５】請求項１１の半導体装置では、請求項１０
において、上記回路ブロックはメモリバンクである。
において、上記回路ブロックはメモリバンクである。
【００３６】請求項１２の半導体装置では、請求項１１
において、上記トリガ信号はメモリバンク活性化信号
（ＢＲＡＳｉ）である。
において、上記トリガ信号はメモリバンク活性化信号
（ＢＲＡＳｉ）である。
【００３７】請求項１３の半導体装置では、請求項１２
において、上記第１フリップフロップ（７１）の出力
は、ワード線電位リセット信号を生成するためのタイミ
ング信号である。
において、上記第１フリップフロップ（７１）の出力
は、ワード線電位リセット信号を生成するためのタイミ
ング信号である。
【００３８】請求項１４の半導体装置では、請求項１２
において、上記第２フリップフロップ（９１）の出力
は、ビット線プリチャージ信号を生成するためのタイミ
ング信号（ＰＲＴｉ）である。
において、上記第２フリップフロップ（９１）の出力
は、ビット線プリチャージ信号を生成するためのタイミ
ング信号（ＰＲＴｉ）である。
【００３９】請求項１５の半導体装置では、請求項１２
において、上記第３フリップフロップ（９４）の出力
は、センスアンプ活性化信号を生成するためのタイミン
グ信号（ＳＡＴｉ）である。
において、上記第３フリップフロップ（９４）の出力
は、センスアンプ活性化信号を生成するためのタイミン
グ信号（ＳＡＴｉ）である。
【００４０】
【発明の実施の形態】以下、図面を参照して本発明の一
実施形態を説明する。
実施形態を説明する。
【００４１】図１は、シンクロナスＤＲＡＭのコア部を
示すブロック図であり、図９に対応している。
示すブロック図であり、図９に対応している。
【００４２】図１中のタイミング信号生成回路は、第１
段のエッジ検出遅延回路３０と、第２段のタイミング信
号生成回路４０〜４３とからなり、図９のタイミング信
号生成回路Ｔ０〜Ｔ３と同一機能を果たしている。
段のエッジ検出遅延回路３０と、第２段のタイミング信
号生成回路４０〜４３とからなり、図９のタイミング信
号生成回路Ｔ０〜Ｔ３と同一機能を果たしている。
【００４３】エッジ検出遅延回路３０は、ｉ＝０〜３の
各々について、トリガ信号としてのバンク活性化信号Ｂ
ＲＡＳｉに応答してその立ち上がりエッジ及び立ち下が
りエッジを検出し、それぞれ前縁検出信号ＡＣＴ１ｉ及
び後縁検出信号ＲＳＴ１ｉとしてタイミング信号生成回
路４ｉに供給し、また、各立ち上がりエッジを重ね合わ
せて遅延させた前縁検出遅延信号ＡＣＴ２並びに各立ち
下がりエッジを重ね合わせて遅延させた後縁検出遅延信
号ＲＳＴ２及びＲＳＴ３を生成し、タイミング信号生成
回路４０〜４３に共通に供給している。バンク活性化信
号ＢＲＡＳｉは、バンクｉのＲＡＳサイクル期間で活性
化している信号であり、バンクアドレスがｉに変化する
と電位が立ち上がり、バンクｉのプリチャージコマンド
の発行又はこれに対応する時点に応答して立ち下がる。
各々について、トリガ信号としてのバンク活性化信号Ｂ
ＲＡＳｉに応答してその立ち上がりエッジ及び立ち下が
りエッジを検出し、それぞれ前縁検出信号ＡＣＴ１ｉ及
び後縁検出信号ＲＳＴ１ｉとしてタイミング信号生成回
路４ｉに供給し、また、各立ち上がりエッジを重ね合わ
せて遅延させた前縁検出遅延信号ＡＣＴ２並びに各立ち
下がりエッジを重ね合わせて遅延させた後縁検出遅延信
号ＲＳＴ２及びＲＳＴ３を生成し、タイミング信号生成
回路４０〜４３に共通に供給している。バンク活性化信
号ＢＲＡＳｉは、バンクｉのＲＡＳサイクル期間で活性
化している信号であり、バンクアドレスがｉに変化する
と電位が立ち上がり、バンクｉのプリチャージコマンド
の発行又はこれに対応する時点に応答して立ち下がる。
【００４４】タイミング信号生成回路４ｉは、エッジ検
出遅延回路３０からの前縁検出信号ＡＣＴ１ｉ、前縁検
出遅延信号ＡＣＴ２、後縁検出信号ＲＳＴ１ｉ、後縁検
出遅延信号ＲＳＴ２及びＲＳＴ３に応答して、従来技術
の欄で述べたプリチャージタイミング信号ＰＲＴｉ、メ
インワード線立ち下がりタイミング信号ＭＷＦＴｉ、メ
インワード線立ち上がりタイミング信号ＭＷＲＴｉ、セ
ンスアンプ活性化タイミング信号ＳＡＴｉ及びサブワー
ド線電源電圧立ち下がりタイミング信号ＳＷＤＴｉを生
成し、バンクｉに供給する。タイミング信号生成回路４
０〜４３内のフリップフロップは、シンクロナスＤＲＡ
Ｍに供給される電源の立ち上がりを検出して生成された
リセット信号ＰＷＲＳＴにより初期化される。
出遅延回路３０からの前縁検出信号ＡＣＴ１ｉ、前縁検
出遅延信号ＡＣＴ２、後縁検出信号ＲＳＴ１ｉ、後縁検
出遅延信号ＲＳＴ２及びＲＳＴ３に応答して、従来技術
の欄で述べたプリチャージタイミング信号ＰＲＴｉ、メ
インワード線立ち下がりタイミング信号ＭＷＦＴｉ、メ
インワード線立ち上がりタイミング信号ＭＷＲＴｉ、セ
ンスアンプ活性化タイミング信号ＳＡＴｉ及びサブワー
ド線電源電圧立ち下がりタイミング信号ＳＷＤＴｉを生
成し、バンクｉに供給する。タイミング信号生成回路４
０〜４３内のフリップフロップは、シンクロナスＤＲＡ
Ｍに供給される電源の立ち上がりを検出して生成された
リセット信号ＰＷＲＳＴにより初期化される。
【００４５】図２は、エッジ検出遅延回路３０の構成例
と、エッジ検出遅延回路３０とタイミング信号生成回路
４０〜４３との接続関係を示す。
と、エッジ検出遅延回路３０とタイミング信号生成回路
４０〜４３との接続関係を示す。
【００４６】エッジ検出遅延回路３０は、ｉ＝０〜３の
各々に対し、バンク活性化信号ＢＲＡＳｉに応答して前
縁検出信号Ａｉ及び後縁検出信号Ｒｉを生成するエッジ
検出回路５ｉを備えている。例えばエッジ検出回路５０
では、バンク活性化信号ＢＲＡＳ０がナンドゲート５４
及びノアゲート５５の一方に入力端に供給され、バンク
活性化信号ＢＲＡＳ０がインバータ５６及び遅延回路５
７を介しナンドゲート５４及びノアゲート５５の他方の
入力端に供給される。ナンドゲート５４から前縁検出信
号Ａ０が出力され、ノアゲート５５の出力がインバータ
５８を介して後縁検出信号Ｒ０となる。
各々に対し、バンク活性化信号ＢＲＡＳｉに応答して前
縁検出信号Ａｉ及び後縁検出信号Ｒｉを生成するエッジ
検出回路５ｉを備えている。例えばエッジ検出回路５０
では、バンク活性化信号ＢＲＡＳ０がナンドゲート５４
及びノアゲート５５の一方に入力端に供給され、バンク
活性化信号ＢＲＡＳ０がインバータ５６及び遅延回路５
７を介しナンドゲート５４及びノアゲート５５の他方の
入力端に供給される。ナンドゲート５４から前縁検出信
号Ａ０が出力され、ノアゲート５５の出力がインバータ
５８を介して後縁検出信号Ｒ０となる。
【００４７】図３（Ａ）はエッジ検出回路５０の構成例
を示し、図３（Ｂ）はこの回路の動作を示すタイミング
チャートである。
を示し、図３（Ｂ）はこの回路の動作を示すタイミング
チャートである。
【００４８】遅延回路５７は、抵抗素子とＭＯＳキャパ
シタとインバータとで構成された遅延ユニットを４段備
え、さらにインバータを１個備えて、遅延信号Ｄ０１及
びこれをさらに遅延させた遅延信号Ｄ０２を出力し、そ
れぞれナンドゲート５４及びノアゲート５５に供給す
る。遅延ユニットの必要段数は、１段当たりの遅延量に
依存する（以下同様）。前縁検出信号Ａ０は、バンク活
性化信号ＢＲＡＳ０及び遅延信号Ｄ０１が共に高レベル
の期間で低レベルとなるので、バンク活性化信号ＢＲＡ
Ｓ０の立ち上がりに対応した負パルスを有する。後縁検
出信号Ｒ０は、バンク活性化信号ＢＲＡＳ０及び遅延信
号Ｄ０２が共に低レベルの期間で低レベルとなるので、
バンク活性化信号ＢＲＡＳ０の立ち下がりに対応した負
パルスを有する。
シタとインバータとで構成された遅延ユニットを４段備
え、さらにインバータを１個備えて、遅延信号Ｄ０１及
びこれをさらに遅延させた遅延信号Ｄ０２を出力し、そ
れぞれナンドゲート５４及びノアゲート５５に供給す
る。遅延ユニットの必要段数は、１段当たりの遅延量に
依存する（以下同様）。前縁検出信号Ａ０は、バンク活
性化信号ＢＲＡＳ０及び遅延信号Ｄ０１が共に高レベル
の期間で低レベルとなるので、バンク活性化信号ＢＲＡ
Ｓ０の立ち上がりに対応した負パルスを有する。後縁検
出信号Ｒ０は、バンク活性化信号ＢＲＡＳ０及び遅延信
号Ｄ０２が共に低レベルの期間で低レベルとなるので、
バンク活性化信号ＢＲＡＳ０の立ち下がりに対応した負
パルスを有する。
【００４９】図２に戻って、エッジ検出回路５０〜５３
からの前縁検出信号Ａ０〜Ａ３はそれぞれインバータ５
９１〜５９４を通って正パルスの前縁検出信号ＡＣＴ１
０〜ＡＣＴ１３となり、それぞれタイミング信号生成回
路４０〜４３に供給される。同様に、エッジ検出回路５
０〜５３からの後縁検出信号Ｒ０〜Ｒ３はそれぞれイン
バータ６０１〜６０４を通って正パルスの後縁検出信号
ＲＳＴ１０〜ＲＳＴ１３となり、それぞれタイミング信
号生成回路４０〜４３に供給される。
からの前縁検出信号Ａ０〜Ａ３はそれぞれインバータ５
９１〜５９４を通って正パルスの前縁検出信号ＡＣＴ１
０〜ＡＣＴ１３となり、それぞれタイミング信号生成回
路４０〜４３に供給される。同様に、エッジ検出回路５
０〜５３からの後縁検出信号Ｒ０〜Ｒ３はそれぞれイン
バータ６０１〜６０４を通って正パルスの後縁検出信号
ＲＳＴ１０〜ＲＳＴ１３となり、それぞれタイミング信
号生成回路４０〜４３に供給される。
【００５０】前縁検出信号Ａ０〜Ａ３はナンドゲート６
１に供給され、その出力は、前縁検出信号Ａ０〜Ａ３の
いずれかが低レベルの期間で高レベルとなる。すなわち
ナンドゲート６１の出力は、前縁検出信号Ａ０〜Ａ３の
信号レベルを反転させたものを重ね合わせた信号とな
る。ナンドゲート６１の出力は、遅延回路６２を介し、
前縁検出遅延信号ＡＣＴ２としてタイミング信号生成回
路４０〜４３に共通に供給される。
１に供給され、その出力は、前縁検出信号Ａ０〜Ａ３の
いずれかが低レベルの期間で高レベルとなる。すなわち
ナンドゲート６１の出力は、前縁検出信号Ａ０〜Ａ３の
信号レベルを反転させたものを重ね合わせた信号とな
る。ナンドゲート６１の出力は、遅延回路６２を介し、
前縁検出遅延信号ＡＣＴ２としてタイミング信号生成回
路４０〜４３に共通に供給される。
【００５１】図４は、ナンドゲート６１と遅延回路６２
とからなる前縁検出信号遅延回路を示し、図４（Ｂ）は
この回路の動作を示すタイミングチャートである。遅延
回路６２では、２個の遅延用インバータと６個の遅延ユ
ニットとが縦続接続されている。ナンドゲート６２１
は、後述の理由により信号ＡＣＴ２の立ち下がり時点を
早めるためのものである。バンク活性化信号ＢＲＡＳ０
〜ＢＲＡＳ３のうち例えばバンク活性化信号ＢＲＡＳ０
のみが立ち上がると、前縁検出信号Ａ０のみが負パルス
となり、この信号レベルを反転して遅延させ且つ立ち下
がり時点を早めたものが前縁検出遅延信号ＡＣＴ２とな
る。
とからなる前縁検出信号遅延回路を示し、図４（Ｂ）は
この回路の動作を示すタイミングチャートである。遅延
回路６２では、２個の遅延用インバータと６個の遅延ユ
ニットとが縦続接続されている。ナンドゲート６２１
は、後述の理由により信号ＡＣＴ２の立ち下がり時点を
早めるためのものである。バンク活性化信号ＢＲＡＳ０
〜ＢＲＡＳ３のうち例えばバンク活性化信号ＢＲＡＳ０
のみが立ち上がると、前縁検出信号Ａ０のみが負パルス
となり、この信号レベルを反転して遅延させ且つ立ち下
がり時点を早めたものが前縁検出遅延信号ＡＣＴ２とな
る。
【００５２】図２に戻って、後縁検出信号Ｒ０〜Ｒ３は
ナンドゲート６３に供給され、その出力は、後縁検出信
号Ｒ０〜Ｒ３のいずれかが低レベルの期間で高レベルと
なる。すなわちナンドゲート６３の出力は、後縁検出信
号Ｒ０〜Ｒ３の信号レベルを反転させたものを重ね合わ
せた信号となる。ナンドゲート６３の出力は、遅延回路
６４を介し、後縁検出遅延信号ＲＳＴ２及びこれをさら
に遅延させた後縁検出遅延信号ＲＳＴ３としていずれも
タイミング信号生成回路４０〜４３に共通に供給され
る。
ナンドゲート６３に供給され、その出力は、後縁検出信
号Ｒ０〜Ｒ３のいずれかが低レベルの期間で高レベルと
なる。すなわちナンドゲート６３の出力は、後縁検出信
号Ｒ０〜Ｒ３の信号レベルを反転させたものを重ね合わ
せた信号となる。ナンドゲート６３の出力は、遅延回路
６４を介し、後縁検出遅延信号ＲＳＴ２及びこれをさら
に遅延させた後縁検出遅延信号ＲＳＴ３としていずれも
タイミング信号生成回路４０〜４３に共通に供給され
る。
【００５３】図５は、ナンドゲート６３と遅延回路６４
とからなる後縁検出信号遅延回路を示し、図５（Ｂ）は
この回路の動作を示すタイミングチャートである。遅延
回路６４は、７個のインバータと４個の遅延ユニットを
備えている。バンク活性化信号ＢＲＡＳ０〜ＢＲＡＳ３
のうち例えばＢＲＡＳ０のみが立ち下がると、後縁検出
信号Ｒ０のみが負パルスとなり、この信号レベルを反転
して遅延させたものが後縁検出遅延信号ＲＳＴ２であ
り、これをさらに遅延させたものが後縁検出遅延信号Ｒ
ＳＴ３である。
とからなる後縁検出信号遅延回路を示し、図５（Ｂ）は
この回路の動作を示すタイミングチャートである。遅延
回路６４は、７個のインバータと４個の遅延ユニットを
備えている。バンク活性化信号ＢＲＡＳ０〜ＢＲＡＳ３
のうち例えばＢＲＡＳ０のみが立ち下がると、後縁検出
信号Ｒ０のみが負パルスとなり、この信号レベルを反転
して遅延させたものが後縁検出遅延信号ＲＳＴ２であ
り、これをさらに遅延させたものが後縁検出遅延信号Ｒ
ＳＴ３である。
【００５４】図７は、バンク活性化信号ＢＲＡＳ０〜Ｂ
ＲＡＳ３のうち、ＢＲＡＳｉ（ｉは０〜３のいずれか）
のみが活性化されたときのエッジ検出遅延回路３０とタ
イミング信号生成回路４ｉの出力信号を示すタイミング
チャートである。
ＲＡＳ３のうち、ＢＲＡＳｉ（ｉは０〜３のいずれか）
のみが活性化されたときのエッジ検出遅延回路３０とタ
イミング信号生成回路４ｉの出力信号を示すタイミング
チャートである。
【００５５】エッジ検出遅延回路３０は、バンク活性化
信号ＢＲＡＳｉに応答して前縁検出信号ＡＣＴ１ｉを生
成し、これを遅延させた前縁検出遅延信号ＡＣＴ２を生
成し、また、バンク活性化信号ＢＲＡＳｉの立ち下がり
に応答して後縁検出信号ＲＳＴ１ｉを生成し、これを遅
延させた後縁検出遅延信号ＲＳＴ２及びＲＳＴ３を生成
する。
信号ＢＲＡＳｉに応答して前縁検出信号ＡＣＴ１ｉを生
成し、これを遅延させた前縁検出遅延信号ＡＣＴ２を生
成し、また、バンク活性化信号ＢＲＡＳｉの立ち下がり
に応答して後縁検出信号ＲＳＴ１ｉを生成し、これを遅
延させた後縁検出遅延信号ＲＳＴ２及びＲＳＴ３を生成
する。
【００５６】図８は、バンク活性化信号ＢＲＡＳ０〜Ｂ
ＲＡＳ３が互いにタイミングをずらして順次立ち上がり
順次立ち下がっていく場合にエッジ検出遅延回路３０で
生成される信号のタイミングチャートである。
ＲＡＳ３が互いにタイミングをずらして順次立ち上がり
順次立ち下がっていく場合にエッジ検出遅延回路３０で
生成される信号のタイミングチャートである。
【００５７】前縁検出遅延信号ＡＣＴ２は、前縁検出信
号ＡＣＴ１０〜ＡＣＴ１３を重ね合わせて遅延させた信
号であり、後縁検出遅延信号ＲＳＴ２は、後縁検出信号
ＲＳＴ１０〜ＲＳＴ１３を重ね合わせて遅延させた信号
であり、後縁検出遅延信号ＲＳＴ３は信号ＲＳＴ２をさ
らに遅延させたものである。信号ＢＲＡＳ０〜ＢＲＡＳ
３が活性化される順序は任意であり、例えば信号ＢＲＡ
Ｓ０とＢＲＡＳ１のみが交互に順次活性化される。この
ような条件のもとで、タイミング信号生成回路４０〜４
３はいずれも、前縁検出遅延信号ＡＣＴ２、後縁検出遅
延信号ＲＳＴ２及びＲＳＴ３のパルス列から制御対象の
バンクに対応したパルスの立ち上がり又は立ち下がりの
エッジを抽出する必要がある。
号ＡＣＴ１０〜ＡＣＴ１３を重ね合わせて遅延させた信
号であり、後縁検出遅延信号ＲＳＴ２は、後縁検出信号
ＲＳＴ１０〜ＲＳＴ１３を重ね合わせて遅延させた信号
であり、後縁検出遅延信号ＲＳＴ３は信号ＲＳＴ２をさ
らに遅延させたものである。信号ＢＲＡＳ０〜ＢＲＡＳ
３が活性化される順序は任意であり、例えば信号ＢＲＡ
Ｓ０とＢＲＡＳ１のみが交互に順次活性化される。この
ような条件のもとで、タイミング信号生成回路４０〜４
３はいずれも、前縁検出遅延信号ＡＣＴ２、後縁検出遅
延信号ＲＳＴ２及びＲＳＴ３のパルス列から制御対象の
バンクに対応したパルスの立ち上がり又は立ち下がりの
エッジを抽出する必要がある。
【００５８】図６は、タイミング信号生成回路４ｉの構
成例を示す。
成例を示す。
【００５９】前縁検出信号ＡＣＴ１ｉは、インバータ７
０を介して、第１フリップフロップとしてのＲＳフリッ
プフロップ７１のセット入力端＊Ｓに供給され、これに
より、ＲＳフリップフロップ７１は前縁検出信号ＡＣＴ
１ｉの立ち上がりに応答してセットされる。ＲＳフリッ
プフロップ７１は、ナンドゲート７１１と７１２とがク
ロス接続され、ナンドゲート７１１の出力端とグランド
線との間にリセット用ＮＭＯＳトランジスタ７１３が接
続されている。ＲＳフリップフロップ７１の出力は、第
２論理ゲートとしてのナンドゲート７２の一方に入力端
に供給され、ナンドゲート７２の他方の入力端には前縁
検出遅延信号ＡＣＴ２が供給される。これにより、ナン
ドゲート７２は、ＲＳフリップフロップ７１がセット状
態のとき前縁検出遅延信号ＡＣＴ２に対しインバータと
して機能し、ＲＳフリップフロップ７１がリセット状態
のとき前縁検出遅延信号ＡＣＴ２のレベルによらず出力
を高レベルにする。すなわち、ナンドゲート７２は、前
縁検出信号ＡＣＴ１ｉの正パルスによりＲＳフリップフ
ロップ７１がセットされたときのみ、前縁検出遅延信号
ＡＣＴ２を有効にしてこれを反転した信号を出力する。
これにより、ＡＣＴ２のパルス列から、制御対象のバン
クに対応したパルスの立ち上がりエッジが抽出される。
その次のパルスの立ち上がりエッジがさらに抽出された
としても、最初に抽出された立ち上がりエッジでフリッ
プフロップ（９４）を一方の状態にセットし、該次のパ
ルスの立ち上がりエッジの後に該フリップフロップの状
態を反転することにより、該次のパルスの立ち上がりエ
ッジが無視される。
０を介して、第１フリップフロップとしてのＲＳフリッ
プフロップ７１のセット入力端＊Ｓに供給され、これに
より、ＲＳフリップフロップ７１は前縁検出信号ＡＣＴ
１ｉの立ち上がりに応答してセットされる。ＲＳフリッ
プフロップ７１は、ナンドゲート７１１と７１２とがク
ロス接続され、ナンドゲート７１１の出力端とグランド
線との間にリセット用ＮＭＯＳトランジスタ７１３が接
続されている。ＲＳフリップフロップ７１の出力は、第
２論理ゲートとしてのナンドゲート７２の一方に入力端
に供給され、ナンドゲート７２の他方の入力端には前縁
検出遅延信号ＡＣＴ２が供給される。これにより、ナン
ドゲート７２は、ＲＳフリップフロップ７１がセット状
態のとき前縁検出遅延信号ＡＣＴ２に対しインバータと
して機能し、ＲＳフリップフロップ７１がリセット状態
のとき前縁検出遅延信号ＡＣＴ２のレベルによらず出力
を高レベルにする。すなわち、ナンドゲート７２は、前
縁検出信号ＡＣＴ１ｉの正パルスによりＲＳフリップフ
ロップ７１がセットされたときのみ、前縁検出遅延信号
ＡＣＴ２を有効にしてこれを反転した信号を出力する。
これにより、ＡＣＴ２のパルス列から、制御対象のバン
クに対応したパルスの立ち上がりエッジが抽出される。
その次のパルスの立ち上がりエッジがさらに抽出された
としても、最初に抽出された立ち上がりエッジでフリッ
プフロップ（９４）を一方の状態にセットし、該次のパ
ルスの立ち上がりエッジの後に該フリップフロップの状
態を反転することにより、該次のパルスの立ち上がりエ
ッジが無視される。
【００６０】後縁検出信号ＲＳＴ１ｉは、クロックトイ
ンバータ８０及びインバータ８１を介して、第１論理ゲ
ートとしてのナンドゲート８２及び第３論理ゲートとし
てのナンドゲート８３の一方の入力端に供給される。ナ
ンドゲート８２及び８３の他方の入力端にはそれぞれ後
縁検出遅延信号ＲＳＴ２及びＲＳＴ３が供給される。こ
れによりナンドゲート８２及び８３は、後縁検出信号Ｒ
ＳＴ１ｉが高レベルの期間でのみインバータとして機能
し、後縁検出信号ＲＳＴ１ｉが低レベルのときには後縁
検出遅延信号ＲＳＴ２及びＲＳＴ３のレベルによらず出
力を高レベルにする。すなわち、ナンドゲート８２及び
８３は、後縁検出信号ＲＳＴ１ｉの正パルス期間のみ、
後縁検出遅延信号ＲＳＴ２及びＲＳＴ３を有効にしてこ
れを反転した信号を出力する。これにより、後縁検出遅
延信号ＲＳＴ２及びＲＳＴ３のパルス列から、制御対象
のバンクに対応したパルスの立ち上がりエッジが抽出さ
れる。
ンバータ８０及びインバータ８１を介して、第１論理ゲ
ートとしてのナンドゲート８２及び第３論理ゲートとし
てのナンドゲート８３の一方の入力端に供給される。ナ
ンドゲート８２及び８３の他方の入力端にはそれぞれ後
縁検出遅延信号ＲＳＴ２及びＲＳＴ３が供給される。こ
れによりナンドゲート８２及び８３は、後縁検出信号Ｒ
ＳＴ１ｉが高レベルの期間でのみインバータとして機能
し、後縁検出信号ＲＳＴ１ｉが低レベルのときには後縁
検出遅延信号ＲＳＴ２及びＲＳＴ３のレベルによらず出
力を高レベルにする。すなわち、ナンドゲート８２及び
８３は、後縁検出信号ＲＳＴ１ｉの正パルス期間のみ、
後縁検出遅延信号ＲＳＴ２及びＲＳＴ３を有効にしてこ
れを反転した信号を出力する。これにより、後縁検出遅
延信号ＲＳＴ２及びＲＳＴ３のパルス列から、制御対象
のバンクに対応したパルスの立ち上がりエッジが抽出さ
れる。
【００６１】クロックトインバータ８０のクロック入力
端には、フリップフロップ９４の非反転出力が供給され
ており、この出力が低レベルのときには、後縁検出信号
ＲＳＴ１ｉが高レベルに遷移してもクロックトインバー
タ８０の出力は低レベルに遷移しない。このとき、この
出力がフローティング状態になるので、インバータ８０
及び８１の出力が不確定になる。そこで、クロックトイ
ンバータ８０にクロックトインバータ８０Ａが並列接続
され、そのクロック入力端にインバータ８１の出力が供
給されている。これにより、インバータ８１の出力が不
確定で後縁検出信号ＲＳＴ１ｉの信号レベルと同じにな
ると、クロックトインバータ８０Ａの出力が確定してイ
ンバータ８０の出力も確定する。
端には、フリップフロップ９４の非反転出力が供給され
ており、この出力が低レベルのときには、後縁検出信号
ＲＳＴ１ｉが高レベルに遷移してもクロックトインバー
タ８０の出力は低レベルに遷移しない。このとき、この
出力がフローティング状態になるので、インバータ８０
及び８１の出力が不確定になる。そこで、クロックトイ
ンバータ８０にクロックトインバータ８０Ａが並列接続
され、そのクロック入力端にインバータ８１の出力が供
給されている。これにより、インバータ８１の出力が不
確定で後縁検出信号ＲＳＴ１ｉの信号レベルと同じにな
ると、クロックトインバータ８０Ａの出力が確定してイ
ンバータ８０の出力も確定する。
【００６２】クロックトインバータ８０及び８０Ａのク
ロック入力端への信号入力が意味をもつのは、全バンク
プリチャージコマンドが発行されたときに、既にプリチ
ャージされているバンクに対しプリチャージを行うのを
省略して消費電流を低減する場合であり、図７及び後述
の図８では、このような動作が含まれておらず８０が通
常のインバータで８０Ａが存在しない場合と同一動作に
なっている。
ロック入力端への信号入力が意味をもつのは、全バンク
プリチャージコマンドが発行されたときに、既にプリチ
ャージされているバンクに対しプリチャージを行うのを
省略して消費電流を低減する場合であり、図７及び後述
の図８では、このような動作が含まれておらず８０が通
常のインバータで８０Ａが存在しない場合と同一動作に
なっている。
【００６３】タイミング信号生成回路４ｉは、前縁検出
信号ＡＣＴ１ｉ及び後縁検出信号ＲＳＴ１ｉと共に、ナ
ンドゲート７２、８２及び８３の出力を自己用の信号と
して用い、バンクｉに対する各種タイミング信号を次の
ように生成する。
信号ＡＣＴ１ｉ及び後縁検出信号ＲＳＴ１ｉと共に、ナ
ンドゲート７２、８２及び８３の出力を自己用の信号と
して用い、バンクｉに対する各種タイミング信号を次の
ように生成する。
【００６４】前縁検出信号ＡＣＴ１ｉは、インバータ９
０を介して、第２フリップフロップとしてのＲＳフリッ
プフロップ９１のリセット入力端＊Ｓに供給され、これ
により、前縁検出信号ＡＣＴ１ｉの正パルスでＲＳフリ
ップフロップ９１がセットされる。ＲＳフリップフロッ
プ９１のリセット入力端＊Ｒには、ナンドゲート８３の
出力が偶数段の遅延用インバータ９２１及び９２２を介
して供給され、これにより、後縁検出遅延信号ＲＳＴ３
の正パルスでＲＳフリップフロップ９１がリセットされ
る。ＲＳフリップフロップ９１から、プリチャージ信号
ＰＲを生成するための図７に示すようなプリチャージタ
イミング信号ＰＲＴｉが得られる。図７の下部に示す信
号波形は、図１１に示す波形を重ね合わせて示したもの
であり、プリチャージ信号ＰＲはプリチャージタイミン
グ信号ＰＲＴｉのレベルを反転したものに対応してい
る。
０を介して、第２フリップフロップとしてのＲＳフリッ
プフロップ９１のリセット入力端＊Ｓに供給され、これ
により、前縁検出信号ＡＣＴ１ｉの正パルスでＲＳフリ
ップフロップ９１がセットされる。ＲＳフリップフロッ
プ９１のリセット入力端＊Ｒには、ナンドゲート８３の
出力が偶数段の遅延用インバータ９２１及び９２２を介
して供給され、これにより、後縁検出遅延信号ＲＳＴ３
の正パルスでＲＳフリップフロップ９１がリセットされ
る。ＲＳフリップフロップ９１から、プリチャージ信号
ＰＲを生成するための図７に示すようなプリチャージタ
イミング信号ＰＲＴｉが得られる。図７の下部に示す信
号波形は、図１１に示す波形を重ね合わせて示したもの
であり、プリチャージ信号ＰＲはプリチャージタイミン
グ信号ＰＲＴｉのレベルを反転したものに対応してい
る。
【００６５】インバータ７０の出力は、奇数段の遅延用
インバータ９３１、９３２及び９３３を介して、図７に
示すようなメインワード線立ち下がりタイミング信号Ｍ
ＷＦＴｉとなる。この信号の立ち上がり応答して、メイ
ンワード線ＭＷＬ０の電位が立ち下がる。
インバータ９３１、９３２及び９３３を介して、図７に
示すようなメインワード線立ち下がりタイミング信号Ｍ
ＷＦＴｉとなる。この信号の立ち上がり応答して、メイ
ンワード線ＭＷＬ０の電位が立ち下がる。
【００６６】ＲＳフリップフロップ７１のリセット入力
端＊Ｒには後縁検出遅延信号ＲＳＴ２の出力が供給さ
れ、これにより、後縁検出遅延信号ＲＳＴ２の正パルス
でＲＳフリップフロップ７１がリセットされる。ＲＳフ
リップフロップ７１の出力は、図７に示すようなメイン
ワード線立ち上がりタイミング信号ＭＷＲＴｉとなる。
この信号の立ち下がりにより、選択されているメインワ
ード線ＭＷＬ０の電位が立ち上げられる。
端＊Ｒには後縁検出遅延信号ＲＳＴ２の出力が供給さ
れ、これにより、後縁検出遅延信号ＲＳＴ２の正パルス
でＲＳフリップフロップ７１がリセットされる。ＲＳフ
リップフロップ７１の出力は、図７に示すようなメイン
ワード線立ち上がりタイミング信号ＭＷＲＴｉとなる。
この信号の立ち下がりにより、選択されているメインワ
ード線ＭＷＬ０の電位が立ち上げられる。
【００６７】ナンドゲート７２の出力が、第３フリップ
フロップとしてのＲＳフリップフロップ９４のセット入
力端＊Ｓに供給され、これにより前縁検出遅延信号ＡＣ
Ｔ２の正パルスでＲＳフリップフロップ９４がセットさ
れる。ＲＳフリップフロップ９４のリセット入力端＊Ｒ
にはナンドゲート８３の出力が供給され、これにより後
縁検出遅延信号ＲＳＴ３の正パルスでＲＳフリップフロ
ップ９４がリセットされる。ＲＳフリップフロップ９４
の反転出力は、奇数段の遅延用インバータ９５１〜９５
３を介して、図７に示すようなセンスアンプ活性化タイ
ミング信号ＳＡＴｉになる。
フロップとしてのＲＳフリップフロップ９４のセット入
力端＊Ｓに供給され、これにより前縁検出遅延信号ＡＣ
Ｔ２の正パルスでＲＳフリップフロップ９４がセットさ
れる。ＲＳフリップフロップ９４のリセット入力端＊Ｒ
にはナンドゲート８３の出力が供給され、これにより後
縁検出遅延信号ＲＳＴ３の正パルスでＲＳフリップフロ
ップ９４がリセットされる。ＲＳフリップフロップ９４
の反転出力は、奇数段の遅延用インバータ９５１〜９５
３を介して、図７に示すようなセンスアンプ活性化タイ
ミング信号ＳＡＴｉになる。
【００６８】センスアンプ活性化タイミング信号ＳＡＴ
ｉが図１０の駆動回路２０に供給されて、これに対応し
た一対の相補的なセンスアンプ活性化信号ＳＡ及び＊Ｓ
Ａが生成され、駆動回路１１を介してセンスアンプ１０
が活性化され、これによりビット線ＢＬと＊ＢＬの電位
差が増幅される。センスアンプ活性化タイミング信号Ｓ
ＡＴｉの立ち下がりに応答して、駆動回路１１を介しセ
ンスアンプ１０が不活性になった後、プリチャージ信号
ＰＲの立ち上がりに応答してビット線ＢＬと＊ＢＬが電
位Ｖｉｉ／２にリセットされる。
ｉが図１０の駆動回路２０に供給されて、これに対応し
た一対の相補的なセンスアンプ活性化信号ＳＡ及び＊Ｓ
Ａが生成され、駆動回路１１を介してセンスアンプ１０
が活性化され、これによりビット線ＢＬと＊ＢＬの電位
差が増幅される。センスアンプ活性化タイミング信号Ｓ
ＡＴｉの立ち下がりに応答して、駆動回路１１を介しセ
ンスアンプ１０が不活性になった後、プリチャージ信号
ＰＲの立ち上がりに応答してビット線ＢＬと＊ＢＬが電
位Ｖｉｉ／２にリセットされる。
【００６９】インバータ８１の出力は、インバータ９６
及び９７を介して、図７に示すようなサブワード線電源
電圧立ち下がりタイミング信号ＳＷＤＴｉとなる。この
信号の立ち上がり応答して、サブワード線電源電圧ＳＷ
Ｄが立ち下がる。
及び９７を介して、図７に示すようなサブワード線電源
電圧立ち下がりタイミング信号ＳＷＤＴｉとなる。この
信号の立ち上がり応答して、サブワード線電源電圧ＳＷ
Ｄが立ち下がる。
【００７０】ＲＳフリップフロップ９１、７１及び９４
のリセット入力端にはリセット信号ＰＷＲＳＴが供給さ
れ、これらフリップフロップが初期化される。ＲＳフリ
ップフロップ７１の初期化により、ナンドゲート７２の
出力は最初、無効になっている。
のリセット入力端にはリセット信号ＰＷＲＳＴが供給さ
れ、これらフリップフロップが初期化される。ＲＳフリ
ップフロップ７１の初期化により、ナンドゲート７２の
出力は最初、無効になっている。
【００７１】上記の如く構成されたタイミング信号生成
回路によれば、ナンドゲート６１及び６２で重ね合わさ
れそれぞれ遅延回路６２及び６４で遅延されたパルス列
から、タイミング信号生成回路４０〜４３において自己
用のパルス列を抽出することができるので、パルス遅延
回路６２及び６４をタイミング信号生成回路４０〜４３
で共用可能となり、これによりチップ上の遅延回路占有
面積が従来よりも削減され、製品コストを低減すること
ができる。本発明を適用した実際の回路については、こ
の面積を従来より約２０％削減できた。
回路によれば、ナンドゲート６１及び６２で重ね合わさ
れそれぞれ遅延回路６２及び６４で遅延されたパルス列
から、タイミング信号生成回路４０〜４３において自己
用のパルス列を抽出することができるので、パルス遅延
回路６２及び６４をタイミング信号生成回路４０〜４３
で共用可能となり、これによりチップ上の遅延回路占有
面積が従来よりも削減され、製品コストを低減すること
ができる。本発明を適用した実際の回路については、こ
の面積を従来より約２０％削減できた。
【００７２】図４（Ａ）の回路でナンドゲート６２１を
用いて信号ＡＣＴ２の立ち下がり時点を早めている理由
は、図８において、信号ＡＣＴ２のパルス期間中にＡＣ
Ｔ１ｉのパルスが立ち上がるのを防止して、プリチャー
ジ終了とセンスアンプ活性化が同時に行われるのを回避
するためである。
用いて信号ＡＣＴ２の立ち下がり時点を早めている理由
は、図８において、信号ＡＣＴ２のパルス期間中にＡＣ
Ｔ１ｉのパルスが立ち上がるのを防止して、プリチャー
ジ終了とセンスアンプ活性化が同時に行われるのを回避
するためである。
【００７３】なお、本発明には外にも種々の変形例が含
まれる。
まれる。
【００７４】本発明の適用対象はシンクロナスＤＲＡＭ
に限られず、互いにタイミングをずらして並列動作可能
な複数の回路ブロックの各々に対しトリガ信号に応答し
て一連のタイミング信号を生成する半導体装置に対し本
発明を適用可能である。
に限られず、互いにタイミングをずらして並列動作可能
な複数の回路ブロックの各々に対しトリガ信号に応答し
て一連のタイミング信号を生成する半導体装置に対し本
発明を適用可能である。
【００７５】また、本発明のタイミング信号生成回路
は、トリガ信号の前縁検出信号と後縁検出信号の少なく
とも一方を遅延させたものであればよい。
は、トリガ信号の前縁検出信号と後縁検出信号の少なく
とも一方を遅延させたものであればよい。
【図１】本発明の一実施形態のシンクロナスＤＲＡＭコ
ア部を示すブロック図である。
ア部を示すブロック図である。
【図２】図１中のエッジ検出信号遅延回路の構成例と、
該エッジ検出信号遅延回路とタイミング信号生成回路と
の接続関係を示す図である。
該エッジ検出信号遅延回路とタイミング信号生成回路と
の接続関係を示す図である。
【図３】（Ａ）は図２中のエッジ検出回路５０の構成例
を示し、（Ｂ）はこの回路の動作を示すタイミングチャ
ートである。
を示し、（Ｂ）はこの回路の動作を示すタイミングチャ
ートである。
【図４】（Ａ）は図２中の前縁検出信号遅延回路を示
し、（Ｂ）はこの回路の動作を示すタイミングチャート
である。
し、（Ｂ）はこの回路の動作を示すタイミングチャート
である。
【図５】（Ａ）は図２中の後縁検出信号遅延回路を示
し、（Ｂ）はこの回路の動作を示すタイミングチャート
である。
し、（Ｂ）はこの回路の動作を示すタイミングチャート
である。
【図６】図１中のタイミング信号生成回路の構成例を示
す図である。
す図である。
【図７】バンク活性化信号ＢＲＡＳ０〜ＢＲＡＳ３のう
ち、ＢＲＡＳｉ（ｉは０〜３のいずれか）のみが活性化
されたときのエッジ検出遅延回路３０とタイミング信号
生成回路４ｉの出力信号を示すタイミングチャートであ
る。
ち、ＢＲＡＳｉ（ｉは０〜３のいずれか）のみが活性化
されたときのエッジ検出遅延回路３０とタイミング信号
生成回路４ｉの出力信号を示すタイミングチャートであ
る。
【図８】バンク活性化信号ＢＲＡＳ０〜ＢＲＡＳ３が互
いにタイミングをずらして順次立ち上がり順次立ち下が
っていく場合にエッジ検出信号遅延回路で生成される信
号のタイミングチャートである。
いにタイミングをずらして順次立ち上がり順次立ち下が
っていく場合にエッジ検出信号遅延回路で生成される信
号のタイミングチャートである。
【図９】従来のシンクロナスＤＲＡＭコア部を示すブロ
ック図である。
ック図である。
【図１０】図９中のバンク０内の一対の相補的なビット
線ＢＬと＊ＢＬに関する回路を示す図である。
線ＢＬと＊ＢＬに関する回路を示す図である。
【図１１】図１０の回路内の信号を示すタイミングチャ
ートである。
ートである。
【図１２】図９中のタイミング信号生成回路Ｔｉ（ｉは
０〜３のいずれか）の構成例を示す図である。
０〜３のいずれか）の構成例を示す図である。
【図１３】図９中のバンク活性化信号ＢＲＡＳ０〜ＢＲ
ＡＳ３の一例を示すタイミングチャートである。
ＡＳ３の一例を示すタイミングチャートである。
０〜３ バンク ２３ 遅延ユニット ２５ 抵抗素子 ２６ ＭＯＳキャパシタ ３０ エッジ検出信号遅延回路 ４０〜４３ タイミング信号生成回路 ５０〜５３ エッジ検出回路 ５４、６１、６３、７１１、７１２、７２、８２、８３
ナンドゲート ５５、９５２ ノアゲート ５７、６２、６４ 遅延回路 ７１、９１、９４ ＲＳフリップフロップ ＢＲＡＳ０〜ＢＲＡＳ３ バンク活性化信号 ＡＣＴ１０〜ＡＣＴ１３、Ａ０〜Ａ３ 前縁検出信号 ＡＣＴ２ 前縁検出遅延信号 ＲＳＴ１０〜ＲＳＴ１３、Ｒ０〜Ｒ３ 後縁検出信号 ＲＳＴ２、ＲＳＴ３ 後縁検出遅延信号 ＰＲ プリチャージ信号 ＰＲＴ０〜ＰＲＴ３ プリチャージタイミング信号 ＭＷＬ０ メインワード線 ＭＷＲＴ０〜ＭＷＲＴ３ メインワード線立ち上がりタ
イミング信号 ＭＷＦＴ０〜ＭＷＦＴ３ メインワード線立ち下がりタ
イミング信号 ＳＡ、＊ＳＡ センスアンプ活性化信号 ＳＡＴ０〜ＳＡＴ３ センスアンプ活性化タイミング信
号 ＳＷＤＴ０〜ＳＷＤＴ３ サブワード線電源電圧立ち下
がりタイミング信号 ＳＷＬ０ サブワード線 ＳＷＤ サブワード線電源電圧 ＊Ｓ セット入力端 ＊Ｒ リセット入力端 ＰＷＲＳＴ リセット信号
ナンドゲート ５５、９５２ ノアゲート ５７、６２、６４ 遅延回路 ７１、９１、９４ ＲＳフリップフロップ ＢＲＡＳ０〜ＢＲＡＳ３ バンク活性化信号 ＡＣＴ１０〜ＡＣＴ１３、Ａ０〜Ａ３ 前縁検出信号 ＡＣＴ２ 前縁検出遅延信号 ＲＳＴ１０〜ＲＳＴ１３、Ｒ０〜Ｒ３ 後縁検出信号 ＲＳＴ２、ＲＳＴ３ 後縁検出遅延信号 ＰＲ プリチャージ信号 ＰＲＴ０〜ＰＲＴ３ プリチャージタイミング信号 ＭＷＬ０ メインワード線 ＭＷＲＴ０〜ＭＷＲＴ３ メインワード線立ち上がりタ
イミング信号 ＭＷＦＴ０〜ＭＷＦＴ３ メインワード線立ち下がりタ
イミング信号 ＳＡ、＊ＳＡ センスアンプ活性化信号 ＳＡＴ０〜ＳＡＴ３ センスアンプ活性化タイミング信
号 ＳＷＤＴ０〜ＳＷＤＴ３ サブワード線電源電圧立ち下
がりタイミング信号 ＳＷＬ０ サブワード線 ＳＷＤ サブワード線電源電圧 ＊Ｓ セット入力端 ＊Ｒ リセット入力端 ＰＷＲＳＴ リセット信号
───────────────────────────────────────────────────── フロントページの続き (72)発明者 北本 綾子 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内
Claims (15)
- 【請求項１】 互いにタイミングをずらして並列動作可
能な複数の回路ブロック（０〜３）の各々に対し、トリ
ガ信号（ＢＲＡＳｉ）に応答して一連のタイミング信号
を生成するタイミング信号生成回路において、 該複数の回路ブロックの各々に対して、 該トリガ信号のエッジを検出してエッジ検出信号（ＲＳ
Ｔ１ｉ）を生成するエッジ検出回路を有し、該複数の回
路ブロックに共通の回路として、 該複数の回路ブロックに対する該エッジ検出回路の出力
を重ね合わせて遅延させたエッジ検出遅延信号（ＲＳＴ
２）を生成するエッジ検出信号遅延回路（６３、６４）
を有し、該複数の回路ブロックの各々に対してさらに、 該エッジ検出遅延信号（ＲＳＴ１ｉ）が活性であるとき
に該エッジ検出遅延信号（ＲＳＴ２）を有効にして出力
する第１論理ゲート（８２）を有することを特徴とする
タイミング信号生成回路。 - 【請求項２】 上記エッジ検出回路は、後縁検出信号
（ＲＳＴ１ｉ）を生成する後縁検出回路であり、 上記エッジ検出信号遅延回路は該後縁検出回路の出力を
重ね合わせて遅延させた第１後縁検出遅延信号（ＲＳＴ
２）を生成する第１後縁検出信号遅延回路であることを
特徴とする請求項１記載のタイミング信号生成回路。 - 【請求項３】 互いにタイミングをずらして並列動作可
能な複数の回路ブロック（０〜３）の各々に対し、トリ
ガ信号（ＢＲＡＳｉ）に応答して一連のタイミング信号
を生成するタイミング信号生成回路において、 該複数の回路ブロックの各々に対して、 該トリガ信号のエッジを検出してエッジ検出信号（ＡＣ
Ｔ１ｉ）を生成するエッジ検出回路を有し、該複数の回
路ブロックに共通の回路として、 該複数の回路ブロックに対する該エッジ検出回路の出力
を重ね合わせて遅延させたエッジ検出遅延信号（ＡＣＴ
２）を生成するエッジ検出信号遅延回路（６１、６２）
を有し、該複数の回路ブロックの各々に対してさらに、 該エッジ検出信号（ＡＣＴ１ｉ）により２状態の一方に
され、エッジ検出信号に対応した信号によりこの２状態
の他方の状態にされるフリップフロップ（７１）と、 該フリップフロップが該一方の状態のときに該エッジ検
出遅延信号（ＡＣＴ２）を有効にして出力する論理ゲー
ト（７２）とを有することを特徴とするタイミング信号
生成回路。 - 【請求項４】 上記エッジ検出回路は、前縁検出信号
（ＡＣＴ１ｉ）を生成し、 上記エッジ検出信号遅延回路は該前縁検出回路の出力を
重ね合わせて遅延させた信号（ＡＣＴ２）を生成し、 上記エッジ検出信号に対応した信号は、後縁検出信号を
遅延させた信号であることを特徴とする請求項３記載の
タイミング信号生成回路。 - 【請求項５】 上記複数の回路ブロックの各々に対して
さらに、 上記トリガ信号の前縁を検出して前縁検出信号（ＡＣＴ
１ｉ）を生成する前縁検出回路を有し、該複数の回路ブ
ロックに共通の回路としてさらに、 該複数の回路ブロックに対する該前縁検出回路の出力を
重ね合わせて遅延させた前縁検出遅延信号（ＡＣＴ２）
を生成する前縁検出信号遅延回路（６１、６２）を有
し、該複数の回路ブロックの各々に対してさらに、 該前縁検出信号（ＡＣＴ１ｉ）により２状態の一方にさ
れ、上記後縁検出信号に対応した信号によりこの２状態
の他方の状態にされる第１フリップフロップ（７１）
と、 該第１フリップフロップが該一方の状態のときに該前縁
検出遅延信号（ＡＣＴ２）を有効にして出力する第２論
理ゲート（７２）とを有することを特徴とする請求項２
記載のタイミング信号生成回路。 - 【請求項６】 上記後縁検出信号に対応した信号は、上
記第１論理ゲート（８２）の出力であることを特徴とす
る請求項５記載のタイミング信号生成回路。 - 【請求項７】 上記複数の回路ブロックに共通の回路と
してさらに、 上記複数の回路ブロックに対する上記後縁検出回路の出
力を重ね合わせて遅延させた第２後縁検出遅延信号（Ｒ
ＳＴ３）を生成する第２後縁検出信号遅延回路を有し、 該複数の回路ブロックの各々に対してさらに、 上記後縁検出遅延信号（ＲＳＴ１ｉ）が活性であるとき
に該第２後縁検出遅延信号（ＲＳＴ３）を有効にして出
力する第３論理ゲート（８３）を有することを特徴とす
る請求項５記載のタイミング信号生成回路。 - 【請求項８】 上記前縁検出信号により２状態の一方に
され、上記第３論理ゲートの出力によりこの２状態の他
方の状態にされる第２フリップフロップ（９１）をさら
に有することを特徴とする請求項７記載のタイミング信
号生成回路。 - 【請求項９】 上記第２論理ゲートの出力により２状態
の一方にされ、上記第３論理ゲートの出力によりこの２
状態の他方の状態にされる第３フリップフロップ（９
４）をさらに有することを特徴とする請求項８記載のタ
イミング信号生成回路。 - 【請求項１０】 請求項１乃至９のいずれか１つに記載
のタイミング信号生成回路が半導体チップに形成されて
いることを特徴とする半導体装置。 - 【請求項１１】 上記回路ブロックはメモリバンクであ
ることを特徴とする請求項１０記載の半導体装置。 - 【請求項１２】 上記トリガ信号はメモリバンク活性化
信号（ＢＲＡＳｉ）であることを特徴とする請求項１１
記載の半導体装置。 - 【請求項１３】 上記第１フリップフロップ（７１）の
出力は、ワード線電位リセット信号を生成するためのタ
イミング信号であることを特徴とする請求項１２記載の
半導体装置。 - 【請求項１４】 上記第２フリップフロップ（９１）の
出力は、ビット線プリチャージ信号を生成するためのタ
イミング信号（ＰＲＴｉ）であることを特徴とする請求
項１２記載の半導体装置。 - 【請求項１５】 上記第３フリップフロップ（９４）の
出力は、センスアンプ活性化信号を生成するためのタイ
ミング信号（ＳＡＴｉ）であることを特徴とする請求項
１２記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04464399A JP4004173B2 (ja) | 1999-02-23 | 1999-02-23 | タイミング信号生成回路及びこの回路が形成された半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04464399A JP4004173B2 (ja) | 1999-02-23 | 1999-02-23 | タイミング信号生成回路及びこの回路が形成された半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000251469A true JP2000251469A (ja) | 2000-09-14 |
| JP4004173B2 JP4004173B2 (ja) | 2007-11-07 |
Family
ID=12697130
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04464399A Expired - Fee Related JP4004173B2 (ja) | 1999-02-23 | 1999-02-23 | タイミング信号生成回路及びこの回路が形成された半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4004173B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002304899A (ja) * | 2001-04-06 | 2002-10-18 | Fujitsu Ltd | 半導体記憶装置及び半導体記憶装置のワード線多重選択試験方法 |
| US6928006B2 (en) | 2003-04-30 | 2005-08-09 | Hynix Semiconductor Inc. | Semiconductor memory device capable of reducing noise during operation thereof |
| KR100885485B1 (ko) | 2007-09-03 | 2009-02-24 | 주식회사 하이닉스반도체 | 반도체 메모리장치 |
| JP2009159265A (ja) * | 2007-12-26 | 2009-07-16 | Sharp Corp | パルス信号遅延回路及びｌｅｄ駆動回路 |
| JPWO2012020502A1 (ja) * | 2010-08-13 | 2013-10-28 | 富士通株式会社 | メモリ制御回路及びメモリ回路 |
-
1999
- 1999-02-23 JP JP04464399A patent/JP4004173B2/ja not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002304899A (ja) * | 2001-04-06 | 2002-10-18 | Fujitsu Ltd | 半導体記憶装置及び半導体記憶装置のワード線多重選択試験方法 |
| US6928006B2 (en) | 2003-04-30 | 2005-08-09 | Hynix Semiconductor Inc. | Semiconductor memory device capable of reducing noise during operation thereof |
| KR100885485B1 (ko) | 2007-09-03 | 2009-02-24 | 주식회사 하이닉스반도체 | 반도체 메모리장치 |
| US7751271B2 (en) | 2007-09-03 | 2010-07-06 | Hynix Semiconductor Inc. | Semiconductor memory device |
| US7894295B2 (en) | 2007-09-03 | 2011-02-22 | Hynix Semiconductor Inc. | Semiconductor memory device |
| JP2009159265A (ja) * | 2007-12-26 | 2009-07-16 | Sharp Corp | パルス信号遅延回路及びｌｅｄ駆動回路 |
| JPWO2012020502A1 (ja) * | 2010-08-13 | 2013-10-28 | 富士通株式会社 | メモリ制御回路及びメモリ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4004173B2 (ja) | 2007-11-07 |
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