KR20060129130A - 메모리 장치용 데이터 마스크 신호 발생 회로 - Google Patents

메모리 장치용 데이터 마스크 신호 발생 회로 Download PDF

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KR20060129130A
KR20060129130A KR1020050049775A KR20050049775A KR20060129130A KR 20060129130 A KR20060129130 A KR 20060129130A KR 1020050049775 A KR1020050049775 A KR 1020050049775A KR 20050049775 A KR20050049775 A KR 20050049775A KR 20060129130 A KR20060129130 A KR 20060129130A
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Abstract

본 발명은 고속 동작의 메모리 장치에서도 안정적인 동작을 할 수 있는 데이터 마스크 회로에 관한 것이다. 이 장치는, 제 1 제어신호에 의하여 인에이블 여부가 결정되며, 외부에서 인가되는 데이타 마스크 명령신호와 그 반전신호를 2 입력 단자로 각각 수신하며, 제 1 및 제 2 출력 단자를 갖는 차동증폭기; 상기 제 1 제어신호에 의하여 인에이블 여부가 결정되며, 상기 차동증폭부의 제 1 및 제 2 출력단자와 연결된 프리차지부; 상기 제 2 출력단자의 출력전압을 수신하는 드라이버부; 상기 제 1 제어 신호에 의하여 턴온/오프되며, 상기 드라이버부의 출력단자전압을 제 1 노드를 통하여 수신하며, 턴온시 상기 제 1 노드와 제 2 노드를 연결하는 스위칭부; 상기 스위칭부의 상기 제 2 노드와 연결된 지연수단; 상기 지연 수단의 출력신호와 상기 차동 증폭기의 제 2 출력단자의 출력전압을 수신하는 제 1 낸드 게이트; 및 상기 제 1 낸드 게이트의 출력 신호와 상기 제 1 제어신호의 반전신호를 수신하는 제 2 낸드 게이트;를 구비하며, 상기 드라이버부는 상기 제 2 낸드 게이트의 출력신호에 의하여 인에이블 여부가 결정된다.

Description

메모리 장치용 데이터 마스크 신호 발생 회로{Data mask generating circuit for memory device}
도 1은 종래 기술에 따른 데이터 마스크 회로의 일례를 도시한 도면.
도 2는 메모리 장치가 저속으로 동작할 경우, 종래 기술에 따른 데이터 마스크 회로의 동작 파형도.
도 3은 메모리 장치가 고속으로 동작할 경우, 종래 기술에 따른 데이터 마스크 회로의 동작 파형도.
도 4는 본 발명의 제 1 실시예에 따른 데이터 마스크 신호 발생 장치를 도시한 도면.
도 5는 메모리 장치가 저속으로 동작할 경우, 본 발명의 제 1 실시예에 따른데이터 마스크 회로의 동작 파형도.
도 6은 메모리 장치가 고속으로 동작할 경우, 본 발명의 제 1 실시예에 따른데이터 마스크 회로의 동작 파형도.
도 7은 도 6의 'b' 시점 전후의 상세 타이밍도.
도 8은 본 발명의 제 2 실시예에 따른 데이터 마스크 회로를 도시한 도면.
도 9는 본 발명의 제 2 실시예에 따른 데이터 마스크 회로의 동작 파형도.
* 도면의 주요 부분에 대한 부호의 설명 *
210: 프리차지부 220: 차동 증폭기
230: 제 1 드라이버부 240: 제 2 드라이버부
250: 래치부 260: 스위칭부
270: 지연수단 280: 디코딩부
본 발명은 반도체 메모리 장치용 데이터 마스크 회로에 관한 것으로, 더욱 상세하게는 고속 동작의 메모리 장치에서도 안정적인 동작을 할 수 있는 데이터 마스크 회로에 관한 것이다.
일반적으로, 반도체 메모리 장치는 데이터 마스크(mask) 기능을 갖고 있는데, 여기서, 마스크는 데이터를 가린다라는 의미이다. 그래서, 데이터 마스크 회로의 출력신호는 메모리 장치의 리드(read)동작 또는 라이트(write)동작에 있어서 일부 데이터의 진행을 가로막아 리드나 라이트되지 못하도록 하는 역할을 수행하게 된다.
도 1에는 종래 기술에 따른 데이터 마스크 회로의 일례를 도시한다.
도시한 바와 같이, 종래 기술에 따른 데이터 마스크 회로는 외부 컨트롤러(도시안됨)로부터 입력되는 데이터 마스크 명령신호(dm_n)와 데이터 스트로브 펄스 신호(dinstb)를 입력받아 데이터 마스크 신호(dm)을 출력하게 된다. 여기서, 데이터 스트로브 펄스신호(dinstb)는 외부로부터 입력되는 명령신호(RAS,CAS....)를 조합한 신호로써, 외부클럭에 동기되어 입력된다.
도 2를 참조하여, 종래 기술에 따른 데이터 마스크 회로의 동작을 설명하기로 한다. 도 2에는 저속 동작을 하는 메모리 장치에서 종래 데이터 마스크 회로의 동작 파형도를 도시한다.
도시한 바와 같이, 입력신호(dm_n)가 로우레벨일 경우, 데이터 마스크 신호(dm)는 데이터 스트로브 펄스신호(dinstb)의 라이징 에지에서 d1z신호가 로우레벨로 천이됨에 따라, 하이레벨로 된다.
이후, 데이터 스트로브 펄스신호(dinstb)가 로우레벨인 구간에서는 d1z 신호가 프리차지 회로(100)에 의해 하이레벨이 되고, 데이터 스트로브 펄스신호(dinstb)를 'D1' 만큼 지연시킨 d1zDelay 신호는 딜레이 회로(110)에 의해 하이레벨로 된다.
이로 인해, 데이터 마스크 신호(dm)는 로우레벨이 되고, d1z신호 및 d1zDelay신호에 변화가 없는 한, 래치(120)에 의해 현 상태를 유지한다. 이 때, 데이커 스트로브 펄스신호(dinstb)의 로우레벨 구간이 끝나지 않는다면, d1zDelay신호는, 로우레벨인 데이터 마스크 신호가 딜레이 회로(110)로 전달됨에 따라 로우레벨로 전환된다. 따라서, d1zDelay신호는 데이터 스트로브 펄스신호가 다시 하이레벨로 전환되기 전, 즉 대기상태에서 로우레벨이 된다.
입력신호(dm_n)가 하이레벨인 경우에는, 데이터 스트로브 펄스신호(dinstb) 의 라이징 에지에서 d1z 신호가 로우레벨이므로, 데이터 마스크 신호(dm)의 변화에 영향을 미칠 수 없게 된다.
따라서, 종래의 데이터 마스크 회로는, 데이터 스트로브 펄스신호(dinstb)의 라이징 에지에서 입력신호(dm_n)가 로우레벨인 경우, 데이터 스트로브 펄스신호(instb) 반주기 보다 'p1' 만큼 큰 하이레벨 펄스 폭을 갖는 데이터 마스크 신호(dm)를 출력하게 된다.
이와 반대로, 데이터 스트로브 펄스신호(dinstb)의 라이징 에지에서 입력신호(dm_n)가 하이레벨인 경우에는, 데이터 마스크 신호(dm) 값이 로우레벨이 되도록하여, 하이레벨인 데이터 마스크 신호(dm)의 마진을 좋게 하는 기능을 한다.
이상에서 살펴본 바와 같이, 종래의 데이터 마스크 회로는, 로우 프리컨시 즉, 메모리 장치의 저속 동작일 경우, 정상적인 동작을 수행한다. 그러나, 메모리 장치가 고속으로 동작할 경우, 종래의 데이터 마스크 회로는, 정상적인 동작수행을 하지 못한다.
도 3을 참조하여, 이를 살펴보면, 메모리 장치가 고속으로 동작할 경우, 데이터 마스크 신호(dm)는 'a'영역에서와 같이, 하이레벨 펄스 폭이 데이터 스트로브 펄스신호(dinstb)의 한주기를 넘는다.
이 때, 데이터 마스크 신호(dm)는 뒤이어 발생되는 데이터 스트로브 펄스(dinstb)의 라이징 에지에서도 하이레벨을 유지하여, 로우레벨 마진이 나빠지게 된다. 이것은, 도 1에 표시한 딜레이 'D1'의 값이 저속 동작의 메모리 장치에서는 도 2에 도시한 바와 같이 데이터 스트로브 펄스신호(dinstb)의 반주기에 비해 작은 값이나, 고속 동작의 메모리 장치에서는 도 3에 도시한 바와 같이, 상대적으로 데이터 스트로브 펄스신호(dinstb)의 반주기를 넘는 큰 값이 된다.
따라서, 메모리 장치가 고속 동작할 경우, 종래의 데이터 마스크 회로는 데이터 마스크 신호(dm)의 하이레벨 구간이 다음 주기의 신호로 연장되어 뒤이어지는 데이터 마스크 신호(dm)를 로우레벨이 아닌 하이레벨로 인식할 수 있는 문제점이 있다.
따라서, 본 발명은 상기한 바와 같은 선행 기술에 내재된 문제점을 해결하기 우해 창작된 것으로, 본 발명의 목적은, 고속 동작의 메모리 장치에서도 정상적인 데이터 마스크 신호를 출력할 수 있는 데이터 마스크 회로를 제공함에 있다.
상기한 바와 같은 목적을 달성하기 위해, 본 발명의 일면에 따라, 메모리 장치용 데이타 마스크 신호 발생 장치가 제공되며, 이 장치는, 제 1 제어신호에 의하여 인에이블 여부가 결정되며, 외부에서 인가되는 데이타 마스크 명령신호와 그 반전신호를 2 입력 단자로 각각 수신하며, 제 1 및 제 2 출력 단자를 갖는 차동증폭기; 상기 제 1 제어신호에 의하여 인에이블 여부가 결정되며, 상기 차동증폭부의 제 1 및 제 2 출력단자와 연결된 프리차지부; 상기 제 2 출력단자의 출력전압을 수신하는 드라이버부; 상기 제 1 제어 신호에 의하여 턴온/오프되며, 상기 드라이버부의 출력단자전압을 제 1 노드를 통하여 수신하며, 턴온시 상기 제 1 노드와 제 2 노드를 연결하는 스위칭부; 상기 스위칭부의 상기 제 2 노드와 연결된 지연수단; 상기 지연 수단의 출력신호와 상기 차동 증폭기의 제 2 출력단자의 출력전압을 수신하는 제 1 낸드 게이트; 및 상기 제 1 낸드 게이트의 출력 신호와 상기 제 1 제어신호의 반전신호를 수신하는 제 2 낸드 게이트;를 구비하며, 상기 드라이버부는 상기 제 2 낸드 게이트의 출력신호에 의하여 인에이블 여부가 결정되는 것을 특징으로 한다.
상기 구성에서, 상기 제 1 제어 신호는 상기 차동 증폭기를 인에이블시킬 경우, 상기 프리차지부를 디세이블시키며, 반대로 상기 프리차지부를 인에이블시킬 경우, 상기 차동 증폭기를 디세이블시킨다.
상기 구성에서, 상기 지연수단은 래치, 딜레이부, 및 인버터가 직렬로 연결되어 구성된다.
상기 구성에서, 상기 차동 증폭기의 제 2 출력단자에는 상기 드라이버부와 동일한 부하 특성을 갖는 드라이버 수단이 더 구비된다.
본 발명의 또 다른 일면에 따라, 메모리 장치용 데이타 마스크 신호 발생 장치가 제공되며, 이 장치는 제 1 제어신호에 의하여 인에이블 여부가 결정되며, 외부에서 인가되는 데이타 마스크 명령신호와 그 반전신호를 2 입력 단자로 각각 수신하며, 제 1 및 제 2 출력 단자를 갖는 차동증폭기; 상기 제 1 제어신호에 의하여 인에이블 여부가 결정되며, 상기 차동증폭부의 제 1 및 제 2 출력단자와 연결된 프리차지부; 상기 제 2 출력단자의 출력전압을 수신하는 드라이버부; 상기 제 1 제어 신호에 의하여 턴온/오프되며, 상기 드라이버부의 출력단자전압을 제 1 노드를 통하여 수신하며, 턴온시 상기 제 1 노드와 제 2 노드를 연결하는 스위칭부; 상기 제 2 노드 상에 구비되며, 상기 제 1 제어신호에 의해 턴온되는 풀다운 수단; 상기 스위칭부의 상기 제 2 노드와 연결된 지연수단; 기 지연 수단의 출력신호와 상기 차동 증폭기의 제 2 출력단자의 출력전압을 수신하는 제 1 낸드 게이트; 및 기 제 1 낸드 게이트의 출력 신호와 상기 제 1 제어신호의 반전신호를 수신하는 제 2 낸드 게이트;를 구비하며, 상기 드라이버부는 상기 제 2 낸드 게이트의 출력신호에 의하여 인에이블 여부가 결정되는 것을 특징으로 한다.
(실시예)
도 4는 본 발명의 제 1 실시예에 따른 데이터 마스크 신호 발생 장치를 도시한 도면이다.
도시한 바와 같이, 본 발명의 제 1 실시예에 따른 데이터 마스크 신호 발생 장치는, 차동 증폭기(220), 프리차지부(210), 제 1 및 제 2 드라이버부(230,240), 래치부(250), 스위칭부(260), 지연수단(270), 및 디코딩부(280)로 구성된다.
차동 증폭기(220)는 하이레벨의 데이터 스트로브 펄스신호(dinstb)에 의하여 인에이블되며, 외부에서 인가되는 데이터 마스크 명령신호(dm_n)의 지연신호(dinr0)와 그 반전 신호(din)를 두개의 입력단자로 각각 수신하여, 출력신호(d1,d1z)를 발생한다.
프리차지부(210)는 로우레벨의 데이터 스트로브 펄스신호(dinstb)에 의하여 인에이블되며, 동작시 차동 증폭기(220)의 출력노드를 하이레벨로 프리차지시킨다.
제 2 드라이버부(240)는 차동 증폭기(220)의 출력신호(d1z)를 수신하여, 데이터 마스크 신호(dm)을 출력한다. 한편, 제 1 드라이버부(230)는 차동 증폭기 (220)의 양 출력단자의 부하 특성을 동일하게 하기 위한 것으로 제 2 드라이버부(240)와 동일한 구조를 갖는다.
스위칭부(260)는 로우레벨의 데이터 스트로브 펄스신호(dinstb)에 의해 턴온되며, 동작시 데이터 마스크 신호(dm)를 지연수단(270)으로 전달한다.
지연수단(270)은 래치(271), 소정의 지연시간을 갖는 딜레이부(272), 및 인버터(273)가 직렬 연결되어 구성되며, 스위칭부(260)로부터 전달되는 데이터 마스크 신호(dm)를 소정시간 지연하여 출력한다.
디코딩부(280)는 지연수단(270)의 출력신호와 차동 증폭기(220)의 출력신호(d1z)를 수신하는 제 1 낸드 게이트(281); 및 제 1 낸드 게이트(281)의 출력신호와 데이터 스트로브 펄스신호(dinstb)의 반전신호를 수신하는 제 2 낸드 게이트(282)로 구성된다. 여기서, 디코딩부(280)의 출력신호(d1zDelay)는 제 2 드라이버부(230)의 인에이블신호로 사용된다.
이하, 메모리 장치가 저속 동작일 경우와 고속 동작일 경우로 구분하여 본 발명의 제 1 실시예에 따른 데이터 마스크 신호 발생 장치의 동작을 설명하기로 한다.
먼저, 도 5를 참조하여 메모리 장치가 저속 동작일 경우를 설명하기로 한다.
데이터 마스크 명령 신호가 로우레벨인 경우에는 데이터 스트로브 펄스신호(dinstb)의 라이징 에지에서 데이터 마스크 신호(dm)가 하이레벨로 되고, 이 구간 즉, 데이터 스트로브 펄스신호(dinstb)가 하이레벨인 구간에서는 차동 증폭기(220)에 의해 d1z 신호가 로우레벨로 유지된다.
이후, 데이터 스트로브 펄스신호(dinstb)가 로우레벨로 되면, d1z 신호는 프리차지부(210)에 의해 하이레벨로 되고, d1zDelay 신호는 스위칭부(260)가 턴온됨에 따라, 하이레벨로 되므로, 데이터 마스크 신호는 로우레벨이 된다. 이와 같이 데이터 마스크 신호(dm)는, 종래의 회로와 동일한 시점에서 하이레벨로 되어 같은 량의 딜레이를 거쳐 로우레벨로 디세이블된다. 따라서, 데이터 마스크 명령신호(dm_n) 및 데이터 스트로브 펄스신호가 동일한 경우, 데이터 마스크 신호(dm)는 종래와 동일한 출력값을 갖는다.
다음, 도 6을 참조하여 메모리 장치가 고속 동작일 경우를 설명하기로 한다. d1zDelay 신호는 디코딩부(280)에 구비된 제 2 낸드 게이트(282)에 의해 데이터 스트로브 펄스신호(dinstb)가 하이레벨로 되는 동시에 하이레벨로 된다. 즉, 데이터 스트로브 펄스신호(dinstb)의 상승 에지에서 데이터 마스크 명령신호(dm_n)가 로우레벨을 갖는 상황이 아닌 경우엔 무조건 데이터 마스크 신호(dm)를 로우레벨로 디세이블시킨다.
따라서, 본 발명의 제 1 실시예에 따른 데이터 마스크 회로는, 메모리 장치의 고속동작시 데이터 마스크 신호(dm)의 하이레벨 구간이 뒤이어 오는 로우레벨 영역까지 연장되어 마진을 나쁘게 하는 현상을 방지한다.
결론적으로, 본 발명의 제 1 실시예에 따른 데이터 마스크 회로는, 저속 동작일 경우, 데이터 마스크 신호(dm)를 스위칭부(260) 및 지연부(270)를 거쳐 하이레벨로 인에이블되는 d1zDelay 신호를 통해 디세이블시킨다.
한편, 고속동작의 경우의 본 발명 회로에 있어서, d1zDelay 신호는, 데이터 스트로브 펄스(dinstb)가 하이레벨이 되는 것에 의해 하이레벨로 인에이블 된다. 그러므로, 데이터 마스크 신호(dm)는 데이터 마스크 명령신호(dm_n)가 데이터 스트로브 펄스의 라이징 에지에서 연속적으로 로우레벨이 아닌 한, 데이터 스트로브 펄스신호(dinstb)의 한주기 이상 하일레벨 구간을 유지할 수 없다.
이상에서 살펴본 바와 같이 본 발명의 제 1 실시예에 따른 데이터 마스크 회로는 고속 동작시 데이터 마스크 신호(dm)의 로우레벨 마진이 나빠지는 현상을 해결 하였다. 그러나, 본 발명 회로는 데이터 마스크 신호(dm)의 출력이 연속적으로 하이레벨일 경우, 도 6의 'b'에서와 같이 데이터 마스크 신호(dm)의 하이레벨 마진이 나빠지는 문제가 있다.
도 7을 참조하여, 상기한 본 발명의 제 1 실시예에 따른 문제점을 살펴보기로 한다. 도 7은 도 6의 'b' 시점 전후의 상세 타이밍도이다.
도시한 바와 같이, 데이터 마스크 신호(dm)는 데이터 스트로브 펄스신호(dinstb)의 라이징 에지에서 데이터 마스크 명령신호(dm_n)가 연속적으로 로우레벨 구간을 유지할 경우, 데이터 스트로브 펄스신호(dinstb)의 첫번째 라이징 에지(1)에서 하이레벨로 된다.
이 후, 데이터 스트로브 펄스신호(dinstb)의 첫번째 폴링 에지에서부터 소정의 지연 후, node'b'가 하이레벨로 된다. 여기서, 데이터 마스크 신호(dm)는 데이터 스트로브 펄스 신호(dinstb)의 반주기 보다 큰 지연 후, 상기 node'b'로 전달된다. 이 때, node 'b'의 상태는 래치(271)에 의해 데이터 스트로브 펄스신호(dinstb)의 다음 폴링 에지가 인가되기까지 유지된다. 또한, 데이터 마스크 신호 (dm)는 데이터 스트로브 펄스신호(dinstb)의 두번째 라이징 에지(2)에서도 데이터 마스크 명령신호(dm_n)가 로우레벨이므로 하이레벨을 유지한다. 그러므로, 데이터 마스크 신호(dm)는 데이터 스트로브 펄스신호(dinstb)의 두번째 폴링 에지에서도 하이레벨을 유지하며, 이에 따라, node 'b' 또한 하이레벨을 유지한다.
그런데, d1z 신호는 데이터 스트로브 펄스신호(dinstb)의 로우레벨 구간에서 프리차지부(210)에 의해 하이레벨이 된다. 그에 따라, d1zDelay 신호는 하이레벨로 전환되어, 데이터 마스크 신호(dm)를 로우레벨로 디세이블시킴으로써, 데이터 마스크 신호(dm)의 하이레벨 마진을 나쁘게 한다.
도 8에는 본 발명의 제 2 실시예에 따른 데이터 마스크 회로를 도시한다.
도시한 바와 같이, 본 발명의 제 2 실시예에 따른 데이터 마스크 회로는, node 'a' 및 node 'b'를 리셋시키기 위한 풀다운 수단(310) 및 인버터(320)를 추가적으로 구비한다. 여기서, 인버터(320)는 도 4에 도시한 래치(271)를 대신한 구성요소이다.
풀다운 수단(310)은 node 'a'와 접지 사이에 구비되며, 게이트 단자로 데이터 스트로브 펄스신호를 수신하여 턴온된다.
도 9를 참조하여, 본 발명의 제 2 실시예에 따른 데이터 마스크 회로의 동작을 살펴보면, 데이터 마스크 신호(dm)는 데이터 스트로브 펄스신호(dinstb)의 첫번째 라이징 에지에서, 하이레벨로 된다.
이 후, node 'b'는 하이레벨의 데이터 마스크 신호(dm)에 의해 데이터 스트로브 펄스신호(dinstb)의 첫번째 폴링 에지에서부터 소정의 지연 후, 하이레벨로 된다. 여기서, 데이터 마스크 신호(dm)는 데이터 스트로브 펄스 신호(dinstb)의 반주기 보다 큰 지연 후, 상기 node'b'로 전달된다.
그런 다음, 데이터 스트로브 펄스신호(dinstb)의 두번째 라이징 에지가 입력되면, 풀다운 수단(310)이 턴온되어, node 'a' 및 node 'b'를 로우레벨로 리셋시킨다.
따라서, 본 발명의 제 2 실시예에 따른 데이터 마스크 회로는 데이터 스트로브 펄스신호(dinstb)의 폴링 에지에서 d1z신호가 하이레벨로 되어도, node 'b'가 로우레벨이므로, 데이터 마스크 신호(dm)가 미리 로우레벨로 디세이블되는 것을 막는다.
본 발명의 상기한 바와 같은 구성에 따라, 고속 동작의 메모리 장치에도 안정된 데이터 마스크 신호를 출력할 수 있으므로, 메모리 장치의 라이트 동작시 오동작을 방지할 수 있다.
본 발명을 특정의 바람직한 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자는 용이하게 알 수 있다.

Claims (7)

  1. 메모리 장치용 데이타 마스크 신호 발생 장치에 있어서,
    제 1 제어신호에 의하여 인에이블 여부가 결정되며, 외부에서 인가되는 데이타 마스크 명령신호와 그 반전신호를 2 입력 단자로 각각 수신하며, 제 1 및 제 2 출력 단자를 갖는 차동증폭기;
    상기 제 1 제어신호에 의하여 인에이블 여부가 결정되며, 상기 차동증폭부의 1 및 제 2 출력단자와 연결된 프리차지부;
    상기 제 2 출력단자의 출력전압을 수신하는 드라이버부;
    상기 제 1 제어 신호에 의하여 턴온/오프되며, 상기 드라이버부의 출력단자전압을 제 1 노드를 통하여 수신하며, 턴온시 상기 제 1 노드와 제 2 노드를 연결하는 스위칭부;
    상기 스위칭부의 상기 제 2 노드와 연결된 지연수단;
    상기 지연 수단의 출력신호와 상기 차동 증폭기의 제 2 출력단자의 출력전압을 수신하는 제 1 낸드 게이트; 및
    상기 제 1 낸드 게이트의 출력 신호와 상기 제 1 제어신호의 반전신호를 수신하는 제 2 낸드 게이트;를 구비하며,
    상기 드라이버부는 상기 제 2 낸드 게이트의 출력신호에 의하여 인에이블 여
    부가 결정되는 것을 특징으로 하는 마스크 신호 발생장치.
  2. 제 1 항에 있어서,
    상기 제 1 제어 신호는 상기 차동 증폭기를 인에이블시킬 경우, 상기 프리차지부를 디세이블시키며, 반대로 상기 프리차지부를 인에이블시킬 경우, 상기 차동 증폭기를 디세이블시키는 것을 특징으로 하는 마스크 신호 발생장치.
  3. 제 1 항에 있어서,
    상기 지연수단은 래치, 딜레이부, 및 인버터가 직렬로 연결되어 구성된 것을 특징으로 하는 마스크 신호 발생장치.
  4. 제 1 항에 있어서,
    상기 차동 증폭기의 제 2 출력단자에는 상기 드라이버부와 동일한 부하 특성을 갖는 드라이버 수단이 더 구비되는 것을 특징으로 하는 마스크 신호 발생장치.
  5. 메모리 장치용 데이타 마스크 신호 발생 장치에 있어서,
    제 1 제어신호에 의하여 인에이블 여부가 결정되며, 외부에서 인가되는 데이타 마스크 명령신호와 그 반전신호를 2 입력 단자로 각각 수신하며, 제 1 및 제 2 출력 단자를 갖는 차동증폭기;
    상기 제 1 제어신호에 의하여 인에이블 여부가 결정되며, 상기 차동증폭부의 제 1 및 제 2 출력단자와 연결된 프리차지부;
    상기 제 2 출력단자의 출력전압을 수신하는 드라이버부;
    상기 제 1 제어 신호에 의하여 턴온/오프되며, 상기 드라이버부의 출력단자전압을 제 1 노드를 통하여 수신하며, 턴온시 상기 제 1 노드와 제 2 노드를 연결하는 스위칭부;
    상기 제 2 노드 상에 구비되며, 상기 제 1 제어신호에 의해 턴온되는 풀다운 수단;
    상기 스위칭부의 상기 제 2 노드와 연결된 지연수단;
    상기 지연 수단의 출력신호와 상기 차동 증폭기의 제 2 출력단자의 출력전압을 수신하는 제 1 낸드 게이트; 및
    상기 제 1 낸드 게이트의 출력 신호와 상기 제 1 제어신호의 반전신호를 수신하는 제 2 낸드 게이트;를 구비하며,
    상기 드라이버부는 상기 제 2 낸드 게이트의 출력신호에 의하여 인에이블 여
    부가 결정되는 것을 특징으로 하는 마스크 신호 발생장치.
  6. 제 5 항에 있어서,
    상기 제 1 제어 신호는 상기 차동 증폭기를 인에이블시킬 경우, 상기 프리차지부를 디세이블시키며, 반대로 상기 프리차지부를 인에이블시킬 경우, 상기 차동 증폭기를 디세이블시키는 것을 특징으로 하는 마스크 신호 발생장치.
  7. 제 5 항에 있어서,
    상기 차동 증폭기의 제 2 출력단자에는 상기 드라이버부와 동일한 부하 특성 을 갖는 드라이버 수단이 더 구비되는 것을 특징으로 하는 마스크 신호 발생장치.
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