KR20100011309A - 오토 프리차지 신호 생성회로 - Google Patents

오토 프리차지 신호 생성회로 Download PDF

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KR20100011309A
KR20100011309A KR1020080072462A KR20080072462A KR20100011309A KR 20100011309 A KR20100011309 A KR 20100011309A KR 1020080072462 A KR1020080072462 A KR 1020080072462A KR 20080072462 A KR20080072462 A KR 20080072462A KR 20100011309 A KR20100011309 A KR 20100011309A
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이지은
박문필
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Abstract

본 발명은 반도체 메모리 장치 내에서 차지하는 면적이 감소된 오토 프리차지 신호 생성회로를 제공하기 위한 것으로, 이를 위해 쓰기 회복 신호의 설정 값에 따라 어드레스 신호 또는 뱅크 선택 신호를 이동(shift)시키는 복수의 클록 시프터를 포함하는 클록 시프터부 및 이동된 상기 어드레스 신호와 이동된 상기 뱅크 선택 신호에 응답하여 복수의 오토 프리차지 신호를 출력하는 복수의 오토 프리차지 신호 생성기를 포함하는 오토 프리차지 신호 생성부를 포함하는 오토 프리차지 신호 생성회로를 포함함으로써, 반도체 메모리 장치의 집적도를 향상시킨다.
Figure P1020080072462
오토, 프리차지, 리드, 라이트

Description

오토 프리차지 신호 생성회로{AUTO PRECHARGE SIGNAL GENERATOR CIRCUIT}
본 발명은 반도체 소자의 설계 기술에 관한 것으로, 특히 오토 프리차지 신호 생성회로에 관한 것이다.
반도체 메모리 장치는 오토 프리차지 커맨드(auto precharge command)를 수반하는 라이트(write) 커맨드에 응답하여, 데이터(data)의 쓰기 동작을 진행하며, 이후 - 즉, tWR(Write Recovery time)이 경과된 후 - , 자동으로 워드라인(word line)을 비구동(disable)시킨다. 또한, 반도체 메모리 장치는 오토 프리차지 커맨드를 수반하는 리드(read) 커맨드에 응답하여, 데이터의 읽기 동작 진행하며 이후, 자동으로 워드라인을 비구동시킨다. 그리고, 상술한 기능들은, 반도체 메모리 장치 내에 구비된 오토 프리차지 제어 회로에 의해 실행된다. 즉, 오토 프리차지 커맨드를 수반하는 라이트 또는 리드 커맨드가 반도체 메모리 장치에 입력되면, 해당하는 동작을 완료한 후, 설정된 시점에 오토 프리차지 제어 회로가 자동으로 프리차지 신호를 발생한다. 그 결과, 프리차지 신호에 응답하여 열(row) 활성화부 - 또는 로우 디코더(row decoder) - 가 쓰기 또는 읽기 동작이 완료된 메모리 셀(memory cell)의 워드라인을 비구동시킨다.
한편, tWR은 반도체 메모리 장치의 쓰기 동작 이후, 실질적으로 메모리 셀에 데이터가 저장되는 동안 반도체 메모리 장치가 보장해야 하는 시간을 의미한다. 즉, tWR은 라이트 커맨드에 의해 마지막 데이타를 메모리 셀에 쓴 후, 오토 프리차지 커맨드에 의해 워드라인이 비구동될 때까지의 시간을 의미한다.
도 1은 tWR의 설정에 따른 오토 프리차지의 동작 변화를 설명하기 위한 타이밍도이다.
도 1과 같이, tWR을 4로 설정한 상태에서 내부 라이트 커맨드(iWT)가 활성화될 경우, 오토 프리차지 신호(APCG1)는 클록(CLK)의 4주기 후에 활성화되는 것을 확인할 수 있다. 뿐만 아니라, tWR을 5~15로 설정하면, tWR의 값만큼 클록(CLK)의 주기 후에 오토 프리차지 신호(APCG2~APCG15)가 활성화되는 것을 확인할 수 있다. 또한, tWR의 상한값은 15가 아니며, 더 높은 즉, 16 이상으로도 설정될 수 있다.
뿐만 아니라, 내부 리드 커맨드(iRD)가 활성화될 경우, 오토 프리차지 신호(APCG0)는 클록(CLK)의 2주기 후에 활성화되는 것을 확인할 수 있다.
그리고, 오토 프리차지 신호는 다음과 같은 블록(block)도를 통해 생성된다.
도 2는 종래기술에 따른 오토 프리차지 신호 생성회로를 나태낸 블록도이다.
도 2와 같이, 종래기술에 따른 오토 프리차지 신호 생성회로는 뱅크(bank)의 개수만큼 구비된 오토 프리차지 신호 생성기(APCGGEN0~APCGGEN15)를 포함하며, 이들을 통해 상술한 기능들을 지원한다. 여기서, 뱅크는 메모리 셀의 집단에 해당하며, 16개의 뱅크로 예시한다.
오토 프리차지 신호 생성기(APCGGEN0~APCGGEN15) 중, 제1 오토 프리차지 신호 생성기(APCGGEN0)는 뱅크 정보를 갖는 열 계열의 제1 어드레스 신호(CASP8<0>)와 특정 값으로 설정된 쓰기 회복 신호(tWR)를 입력받으며, 쓰기 회복 신호(tWR)의 설정 값만큼 제1 어드레스 신호(CASP8)를 이동(shift)하여 제1 프리차지 신호(APCG<0>)로 출력하는 구조를 갖는다. 이를 위해 제1 오토 프리차지 신호 생성기(APCGGEN0)는 클록 시프터(CLK SHIFTER)를 포함한다. 이때, 클록 시프터(CLK SHIFTER)는 쓰기 회복 신호(tWR)의 설정 값에 따라 4뿐만 아니라 5~19까지의 클록 이동을 보장할 수 있어야 한다.
나머지 오토 프리차지 신호 생성기(APCGGEN1~APCGGEN15)도 해당하는 어드레스 신호(CASP8<1>~CASP8<15>)와 쓰기 회복 신호(tWR)를 입력받으며, 클록 시프터(CLK SHIFTER)를 포함하여 프리차지 신호(APCG<1>~APCG<15>)를 출력한다.
그런데, 상술한 바와 같은 종래 기술의 오토 프리차지 신호 생성회로는 각 생성기(APCGGEN0~APCGGEN15)가 클록 시프터(CLK SHIFTER)를 포함하기 때문에, 반도체 메모리 장치 내에서 오토 프리차지 신호 생성회로가 차지하는 면적이 높을 수밖에 없다. 이는 뱅크의 개수가 많은 반도체 메모리 장치일수록 더욱 뚜렷하게 나타나는 문제로, 향후 고용량, 고집적의 반도체 메모리 장치 개발에 한계를 주는 요인으로 작용하고 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 반도체 메모리 장치 내에서 차지하는 면적이 감소된 오토 프리차지 신호 생성회로를 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명은, 쓰기 회복 신호의 설정 값에 따라 어드레스 신호 또는 뱅크 선택 신호를 이동(shift)시키는 복수의 클록 시프터를 포함하는 클록 시프터부 및 이동된 상기 어드레스 신호와 이동된 상기 뱅크 선택 신호에 응답하여 복수의 오토 프리차지 신호를 출력하는 복수의 오토 프리차지 신호 생성기를 포함하는 오토 프리차지 신호 생성부를 포함하는 오토 프리차지 신호 생성회로를 포함한다.
상술한 바와 같은 과제 해결 수단을 바탕으로 하는 본 발명은, 오토 프리차지 신호 생성회로 내, 클록 시프터의 개수를 감소시킴으로써, 반도체 메모리 장치 내, 오토 프리차지 신호 생성회로가 차지하는 면적을 감소시킨다.
때문에, 본 발명은 향후 고용량, 고집적의 반도체 메모리 장치 개발에 기여할 수 있는 장점을 갖는다.
실시 예를 설명하기에 앞서, 본 발명은 오토 프리차지 신호를 생성하기 위한 클록 시프터의 개수를 줄이는 것을 특징으로 한다.
이를 위해, 본 발명은 오토 프리차지 신호 생성기 내에서 클록 시프터를 빼내어 별도의 클록 시프터 그룹(group)을 구성하며, 클록 시프터의 개수 또한 종래기술보다 1/3가량 감소시킨다. 때문에, 본 발명은 종래기술 대비 오토 프리차지 신호 생성회로의 면적을 감소시킬 수 있으며, 이에 따라 고용량, 고집적 반도체 메모리 장치의 용이한 설계를 제공할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위해 본 발명의 가장 바람직한 실시 예를 첨부한 도면을 참조하여 설명한다. 그리고, 하기 설명에서 언급하는 신호의 비트(bit) 수는 그 비트 수에 대응하는 만큼 배선을 구비하고, 그 배선을 통해 전달되는 것을 특징으로 한다.
도 3은 본 발명의 실시 예에 따른 오토 프리차지 신호 생성회로를 나타낸 블록도이다. 이때, 오토 프리차지 신호 생성회로는 종래기술과 동일하게 16개의 뱅크에 대응되는 것으로 예시한다.
도 3과 같이, 본 실시 예의 오토 프리차지 신호 생성회로는 복수의 클록 시프터를 포함하는 클록 시프터부(101)와 복수의 오토 프리차지 신호 생성기를 포함하는 오토 프리차지 신호 생성부(102)를 구비하며, 복수의 클록 시프터는 복수의 오토 프리차지 신호 생성기보다 적은 개수로 구비된다.
각 장치들은 다음과 같은 역할을 한다.
먼저, 클록 시프터부(101)는 쓰기 회복 신호(tWR<0:3>)의 설정 값에 따라 어드레스 신호(CASP8)와 뱅크 선택 신호(BK<0:3>)를 이동시킨다. 여기서, 뱅크 선택 신호(BK<0:3>)는 뱅크를 선택하기 위한 열(column)계열의 신호이며, 같은 열 계열의 신호인 어드레스 신호(CASP8) 보다 상위 개념의 신호이다. 여기서, 상위 개념이란 각 신호들이 포함하는 범주의 넓고, 좁음을 의미한다.
이러한 클록 시프터부(101)는 다음과 같은 구조로 설계한다.
도 4는 도 3의 클록 시프터부(101)를 나타낸 블록도이다.
도 4와 같이, 클록 시프터부(101)가 5개의 클록 시프터(101A~101E)를 포함하는 것을 확인할 수 있다. 다시 말해, 종래기술 대비 클록 시프터의 개수가 줄어든 것을 확인할 수 있다.
종래기술의 오토 프리차지 신호 생성회로는 16개의 클록 시프터를 포함함으로써 반도체 메모리 장치 내 많은 면적을 차지하는 문제점이 있다. 반면, 본 실시 예의 오토 프리차지 신호 생성회로는 5개의 클록 시프터(101A~101E)만을 포함하기 때문에 종래기술 대비 반도체 메모리 장치의 면적을 감소시킬 수 있다.
재차, 도 4를 참조하면, 클록 시프터부(101)는 쓰기 회복 신호(tWR<0:3>)를 디코딩하여, 선택 제어 신호(MSB<0:2>)와 먹스 제어 신호(LSB<0:3>)로 출력하는 tWR 디코더(101F), 선택 제어 신호(MSB<0:2>) 및 먹스 제어 신호(LSB<0:3>)에 응답하여 어드레스 신호(CASP8)를 이동시켜 제1 오토 프리차지 커맨드 신호(CMDWT)와 제2 오토 프리차지 커맨드 신호(CMDRD)를 출력하는 제1 클록 시프터(101A), 선택 제어 신호(MSB<0:2>) 및 먹스 제어 신호(LSB<0:3>)에 응답하여 제1 뱅크 선택 신호(BK<0>)를 이동시켜 제1 뱅크 라이트 신호(BKWT<0>)와 제1 뱅크 리드 신호(BKRD<0>)를 출력하는 제2 클록 시프터(101B), 선택 제어 신호(MSB<0:2>) 및 먹스 제어 신호(LSB<0:3>)에 응답하여 제2 뱅크 선택 신호(BK<1>)를 이동시켜 제2 뱅크 라이트 신호(BKWT<1>)와 제2 뱅크 리드 신호(BKRD<1>)를 출력하는 제2 클록 시프터(101C), 선택 제어 신호(MSB<0:2>) 및 먹스 제어 신호(LSB<0:3>)에 응답하여 제3 뱅크 선택 신호(BK<2>)를 이동시켜 제3 뱅크 라이트 신호(BKWT<2>)와 제3 뱅크 리드 신호(BKRD<2>)를 출력하는 제3 클록 시프터(101D), 선택 제어 신호(MSB<0:2>) 및 먹스 제어 신호(LSB<0:3>)에 응답하여 제4 뱅크 선택 신호(BK<3>)를 이동시켜 제4 뱅크 라이트 신호(BKWT<3>)와 제4 뱅크 리드 신호(BKRD<3>)를 출력하는 제4 클록 시프터(101E)를 포함한다.
도 5는 도 4의 tWR 디코더(101F)를 나타낸 회로도이다.
도 5와 같이, tWR 디코더(101F)는 제1 쓰기 회복 신호(tWR<0>)를 반전하는 제1 인버터(INV1), 제2 쓰기 회복 신호(tWR<1>)를 반전하는 제2 인버터(INV2), 제3 쓰기 회복 신호(tWR<2>)를 반전하는 제3 인버터(INV3), 제4 쓰기 회복 신호(tWR<3>)를 반전하는 제4 인버터(INV4), 제1 인버터(INV1)와 함께 제1 쓰기 회복 신호(tWR<0>)를 지연하는 제5 인버터(INV5), 제2 인버터(INV2)와 함께 제2 쓰기 회복 신호(tWR<1>)를 지연하는 제6 인버터(INV6), 제3 인버터(INV3)와 함께 제1 쓰기 회복 신호(tWR<2>)를 지연하는 제7 인버터(INV7), 제4 인버터(INV4)와 함께 제1 쓰 기 회복 신호(tWR<3>)를 지연하는 제8 인버터(INV8), 제1 인버터(INV1)의 출력과 제2 인버터(INV2)의 출력을 입력으로 하는 제1 낸드 게이트(NAND1), 제5 인버터(INV5)의 출력과 제2 인버터(INV2)의 출력을 입력으로 하는 제2 낸드 게이트(NAND2), 제1 인버터(INV1)의 출력과 제6 인버터(INV6)의 출력을 입력으로 하는 제3 낸드 게이트(NAND3), 제5 인버터(INV5)의 출력과 제6 인버터(INV6)의 출력을 입력으로 하는 제4 낸드 게이트(NAND4), 제3 인버터(INV3)의 출력과 제4 인버터(INV4)의 출력을 입력으로 하는 제5 낸드 게이트(NAND5), 제7 인버터(INV7)의 출력과 제4 인버터(INV4)의 출력을 입력으로 하는 제6 낸드 게이트(NAND6), 제3 인버터(INV3)의 출력과 제8 인버터(INV8)의 출력을 입력으로 하는 제7 낸드 게이트(NAND7), 제1 낸드 게이트(NAND1)의 출력을 반전하여 제1 먹스 제어 신호(LSB<0>)로 출력하는 제9 인버터(INV9), 제2 낸드 게이트(NAND2)의 출력을 반전하여 제2 먹스 제어 신호(LSB<1>)로 출력하는 제10 인버터(INV10), 제3 낸드 게이트(NAND3)의 출력을 반전하여 제3 먹스 제어 신호(LSB<2>)로 출력하는 제11 인버터(INV11), 제4 낸드 게이트(NAND4)의 출력을 반전하여 제4 먹스 제어 신호(LSB<3>)로 출력하는 제12 인버터(INV12), 제5 낸드 게이트(NAND5)의 출력을 반전하여 제1 선택 제어 신호(MSB<0>)로 출력하는 제13 인버터(INV13), 제6 낸드 게이트(NAND6)의 출력을 반전하여 제2 선택 제어 신호(MSB<1>)로 출력하는 제14 인버터(INV14), 제7 낸드 게이트(NAND7)의 출력을 반전하여 제3 선택 제어 신호(MSB<2>)로 출력하는 제15 인버터(INV15)를 포함한다.
여기서, 제1 선택 제어 신호(MSB<0>)는 tWR 설정 값이 4~7일 경우 활성화되 고, 제2 선택 제어 신호(MSB<1>)는 tWR 설정 값이 8~11일 경우 활성화되고, 제3 선택 제어 신호(MSB<2>)는 tWR 설정 값이 12~15일 경우 활성화되며, 제4 선택 제어 신호(MSB<3>)는 tWR 설정 값이 16~19일 경우 활성화된다.
그리고, 먹스 제어 신호(LSB<0:3>)는 하기 도 6과 연계하여 설명한다.
하기 [표 1]은 총 4비트인 쓰기 회복 신호(tWR<0:3>)의 레벨(level)에 따른 tWR의 설정 값 변화를 나타낸 표이다.
tWR<0> tWR<1> tWR<2> tWR<3>
tWR=4 0 0 0 0
tWR=5 1 0 0 0
tWR=6 0 1 0 0
tWR=7 1 1 0 0
tWR=8 0 0 1 0
tWR=9 1 0 1 0
tWR=10 0 1 1 0
tWR=11 1 1 1 0
tWR=12 0 0 0 1
tWR=13 1 0 0 1
tWR=14 0 1 0 1
tWR=15 1 1 0 1
tWR=16 0 0 1 1
tWR=17 1 0 1 1
tWR=18 0 1 1 1
tWR=19 1 1 1 1
이렇듯 tWR의 설정 값은 쓰기 회복 신호(tWR<0:3>)의 레벨에 따라 변화 가능하다.
한편, tWR 디코더에서 생성된 먹스 제어 신호(LSB<0:4>)와 선택 제어 신호(MSB<0:2>)는 다음과 같은 구성으로 설계된 클록 시프터(101A~101E)에 전달된다.
도 6은 도 4의 제1 클록 시프터(101A)를 나타낸 회로도이다.
도 6과 같이, 제1 클록 시프터(101A)는 어드레스 신호(CASP8)를 입력받아, 어드레스 신호(CASP8)의 동작 상태, 즉 라이트(WT) 동작을 위한 것인지, 리드(RD) 동작을 위한 것인지를 판단하여 그 동작에 맞는 경로에 전달하는 신호 입력부(151), 신호 입력부(151)의 제1 출력(WT)을 클록의 3tCK만큼 이동시켜 출력하는 제1 시프터(152), 제1 선택 제어 신호(MSB<0>)의 활성화 또는 비활성화에 응답하여 제1 시프터(152)의 출력 또는 제7 시프터(161)의 출력을 선택하는 제1 선택부(153), 제1 선택부(153)의 출력을 클록의 1tCK만큼 이동시켜 출력하는 제2 시프터(154), 제2 시프터(154)의 출력을 클록의 1tCK만큼 이동시켜 출력하는 제3 시프터(155), 제3 시프터(155)의 출력을 클록의 1tCK만큼 이동시켜 출력하는 제4 시프터(156), 제4 시프터(156)의 출력을 클록의 1tCK만큼 이동시켜 출력하는 제5 시프터(157), 먹스 제어 신호(LSB<0:3>)에 응답하여 제2 내지 제5 시프터(154~157)의 출력 중 어느 하나를 선택하여 제1 오토 프리차지 커맨드 신호(CMDWT)로 출력하며, 멀티플렉서로 설계되는 선택회로(158)를 포함한다. 또한, 제1 클록 시프터(101A)는 제2 선택 제어 신호(MSB<1>)의 활성화 또는 비활성화에 응답하여 제1 시프터(152)의 출력 또는 제9 시프터(164)의 출력을 선택하는 제2 선택부(159), 제2 선택부(159)의 출력을 클록의 2tCK만큼 이동시켜 출력하는 제6 시프터(160), 제6 시프터(160)의 출력을 클록의 2tCK만큼 이동시켜 출력하는 제7 시프터(161)를 더 포함한다. 또한, 제1 클록 시프터(101A)는 제3 선택 제어 신호(MSB<2>)의 활성화 또는 비활성화에 응답하여 제1 시프터(152)의 출력 또는 제11 시프터(166)의 출력을 선택하는 제3 선택부(162), 제3 선택부(162)의 출력을 클록의 2tCK만큼 이동시켜 출력하는 제8 시프터(163), 제8 시프터(163)의 출력을 클록의 2tCK만큼 이동시켜 출력하는 제9 시프터(164)를 더 포함한다. 또한, 제1 클록 시프터(101A)는 제1 시프터(152)의 출력을 클록의 2tCK만큼 이동시켜 출력하는 제10 시프터(165), 제10 시프터(165)의 출력을 클록의 2tCK만큼 이동시켜 출력하는 제11 시프터(166)를 더 포함한다.
더불어, 신호 입력부(151)의 제2 출력(RD)을 클록의 2tCK만큼 이동시켜 출력하는 제12 시프터(167), 제12 시프터(167)의 출력을 드라이빙(driving)하여 제2 오토 프리차지 커맨드 신호(CMDRD)로 출력하는 드라이버(168)를 더 포함한다.
한편, 선택회로(158)는 먹스 제어 신호(LSB<0:3>)에 의해 제어되는데, 제1 먹스 제어 신호(LSB<0>)가 활성화되면, 제2 시프터(154)의 출력을 전달하고, 제2 먹스 제어 신호(LSB<1>)가 활성화되면, 제3 시프터(155)의 출력을 전달하고, 제3 먹스 제어 신호(LSB<2>)가 활성화되면, 제4 시프터(156)의 출력을 전달하며, 제4 먹스 제어 신호(LSB<3>)가 활성화되면, 제5 시프터(157)의 출력을 전달한다.
이러한 제1 클록 시프터(101A)의 동작은 어드레스 신호(CASP8)를 입력받고, 이 어드레스 신호(CASP8)가 읽기 동작을 위한 것인 경우, 클록의 2tCK만큼 이동시켜 제2 오토 프리차지 커맨드 신호(CMDRD)로 출력한다. 이후, 제2 오토 프리차지 커맨드 신호(CMDRD)는 오토 프리차지 신호(APCG)의 활성화 신호로 사용된다. 이는 도 1에서 설명한 바와 같은 경우로, 내부 리드 커맨드(iRD)에서 파생된 어드레스 신호(CASP8)가 클록의 2tCK만큼 이동 후, 오토 프리차지 신호(APCG)로 출력됨을 의미한다.
다른 경우로, 어드레스 신호(CASP8)가 쓰기 동작을 위한 것이고, tWR가 5로 설정되어 있을 경우, 제1 시프터(152)가 어드레스 신호(CASP8)를 클록의 3tCK만큼 이동시키고, 제1 선택 제어 신호(MSB<0>)가 활성화되어 제1 시프터(152)의 출력을 선택한다. 이후, 제1 시프터(152)의 출력은 제2 내지 제5 시프터(154~157)를 지나게 된 후, 선택회로(158)에 입력되는데, 제1 선택 제어 신호(MSB<0>)와 함께 활성화된 제2 먹스 선택 신호(LSB<1>)에 의해 제3 시프터(155)의 출력이 선택되어 제1 오토 프리차지 커맨드 신호(CMDWT)로 출력된다.
또 다른 경우로, 어드레스 신호(CASP8)가 쓰기 동작을 위한 것이고, tWR가 18로 설정되어 있을 경우, 제1 시프터(152)가 어드레스 신호(CASP8)를 클록의 3tCK만큼 이동시키고, 제1 내지 제3 선택 제어 신호(MSB<0:2>)가 모두 비활성화되어 제1 시프터(152)의 출력은 제10 시프터(165)에 전달된다. 이후, 제10 시프터(165)의 출력은, 제11 시프터(166), 제8 시프터(163), 제9 시프터(164), 제6 시프터(160), 제7 시프터(161), 제2 시프터(154), 제3 시프터(155) 및 제4 시프터(156)를 지나 제1 오토 프리차지 커맨드 신호(CMDWT)로 출력된다.
이상과 같은 방식으로 쓰기 동작시 내부 라이트 커맨드 입력 후, 설정된 tWR에 맞추어 제1 오토 프리차지 커맨드 신호(CMDWT)를 출력하며, 읽기 동작시 내부 리드 커맨드 입력 후, 클록의 2tCK 지난 후에 제2 오토 프리차지 커맨드 신호(CMDRD)를 출력한다.
그리고, 나머지 클록 시프터(101B~101E)도 제1 클록 시프터(101A)와 동일한 회로도로 설계되며, 입력 신호와 출력 신호만이 변경된다. 예컨대, 제2 클록 시프터(101B)는 쓰기 동작을 위한 제1 뱅크 선택 신호(BK<0>)가 신호 입력부(151)에 입력되고, 설정된 tWR에 따라 일련의 시프터를 지나 선택회로(158)에서 제1 뱅크 라이트 신호(BKWT<0>)로 출력된다. 또한, 읽기 동작을 위한 제1 뱅크 선택 신호(BK<0>)가 신호 입력부(151)에 입력되면, 클록의 2tCK만큼 이동 후, 제1 뱅크 리드 신호(BKRD<0>)로 출력된다.
이렇게 출력된 뱅크 라이트 신호(BKWT<0:3> 및 뱅크 리드 신호(BKRD<0:3>)는 도 3의 디코더부(102A)에 입력되는데, 디코더부(102A)는 뱅크 라이트 신호(BKWT<0:3> 및 뱅크 리드 신호(BKRD<0:3>)를 디코딩하여 복수의 오토 프리차지 신호 생성기(102B)를 제어하는 신호들(BA01WT<0:3>, BA23WT<0:3>, BA01RD<0:3>, BA23RD<0:3>)을 생성하며, 다음과 같은 회로도로 설계된다.
도 7은 도 3의 디코더부(102A)를 나타낸 회로도이다.
도 7과 같이, 디코더부(102A)는 제1 뱅크 라이트 신호(BKWT<0>)와 제2 뱅크 라이트 신호(BKWTD<1>)를 디코딩하여 제1 내지 제4 제어 신호(BA01WT<0>~BA01WT<3>)를 출력하는 제1 디코더(161), 제3 뱅크 라이트 신호(BKWT<2>)와 제2 뱅크 라이트 신호(BKWT<3>)를 디코딩하여 제5 내지 제8 제어 신호(BA231WT<0>~BA23WT<3>)를 출력하는 제2 디코더(162), 제1 뱅크 리드 신호(BKRD<0>)와 제2 뱅크 리드 신호(BKRD<1>)를 디코딩하여 제9 내지 제12 제어 신호(BA01RD<0>~BA01RD<3>)를 출력하는 제3 디코더(163), 제3 뱅크 리드 신호(BKRD<2>)와 제4 뱅크 리드 신호(BKRD<3>)를 디코딩하여 제13 내지 제16 제어 신호(BA23RD<0>~BA23RD<3>)를 출력하는 제4 디코더(163)를 포함한다.
이중, 제1 디코더(161)는 제1 뱅크 라이트 신호(BKWT<0>)를 반전하는 제1 인버터(INV16), 제1 인버터(INV16)와 함께 제1 뱅크 라이트 신호(BKWT<0>)를 지연하는 제2 인버터(INV17), 제2 뱅크 라이트 신호(BKWT<1>)를 반전하는 제3 인버터(INV18), 제3 인버터(INV18)와 함께 제2 뱅크 라이트 신호(BKWT<1>)를 지연하는 제4 인버터(INV19), 제1 인버터(INV16)의 출력과 제3 인버터(INV18)의 출력을 입력으로 하는 제1 낸드 게이트(NAND8), 제1 낸드 게이트(NAND8)의 출력을 반전하여 제1 제어 신호(BA01WT<0>)로 출력하는 제5 인버터(INV20), 제2 인버터(INV17)의 출력과 제3 인버터(INV18)의 출력을 입력으로 하는 제2 낸드 게이트(NAND9), 제2 낸드 게이트(NAND9)의 출력을 반전하여 제2 제어 신호(BA01WT<1>)로 출력하는 제6 인버터(INV21), 제1 인버터(INV16)의 출력과 제4 인버터(INV19)의 출력을 입력으로 하는 제3 낸드 게이트(NAND10), 제3 낸드 게이트(NAND10)의 출력을 반전하여 제3 제어 신호(BA01WT<2>)로 출력하는 제7 인버터(INV22), 제2 인버터(INV17)의 출력과 제4 인버터(INV19)의 출력을 입력으로 하는 제4 낸드 게이트(NAND11), 제4 낸드 게이트(NAND11)의 출력을 반전하여 제4 제어 신호(BA01WT<3>)로 출력하는 제8 인버터(INV23)를 포함한다.
이어서, 제2 디코더(162)는 제3 뱅크 라이트 신호(BKWT<2>)를 반전하는 제9 인버터(INV24), 제9 인버터(INV24)와 함께 제3 뱅크 라이트 신호(BKWT<2>)를 지연하는 제10 인버터(INV25), 제4 뱅크 라이트 신호(BKWT<3>)를 반전하는 제11 인버터(INV26), 제11 인버터(INV26)와 함께 제4 뱅크 라이트 신호(BKWT<3>)를 지연하는 제12 인버터(INV27), 제9 인버터(INV24)의 출력과 제11 인버터(INV26)의 출력을 입력으로 하는 제5 낸드 게이트(NAND12), 제5 낸드 게이트(NAND12)의 출력을 반전하여 제5 제어 신호(BA23WT<0>)로 출력하는 제13 인버터(INV28), 제10 인버터(INV25)의 출력과 제11 인버터(INV26)의 출력을 입력으로 하는 제6 낸드 게이트(NAND13), 제6 낸드 게이트(NAND13)의 출력을 반전하여 제6 제어 신호(BA23WT<1>)로 출력하는 제14 인버터(INV29), 제9 인버터(INV24)의 출력과 제12 인버터(INV27)의 출력을 입력으로 하는 제7 낸드 게이트(NAND14), 제7 낸드 게이트(NAND14)의 출력을 반전하여 제7 제어 신호(BA23WT<2>)로 출력하는 제15 인버터(INV30), 제10 인버터(INV25)의 출력과 제12 인버터(INV27)의 출력을 입력으로 하는 제8 낸드 게이트(NAND15), 제8 낸드 게이트(NAND15)의 출력을 반전하여 제8 제어 신호(BA23WT<3>)로 출력하는 제16 인버터(INV31)를 포함한다.
이어서, 제3 디코더(163)는 제1 뱅크 리드 신호(BKRD<0>)를 반전하는 제17 인버터(INV32), 제17 인버터(INV32)와 함께 제1 뱅크 리드 신호(BKRD<0>)를 지연하는 제18 인버터(INV33), 제2 뱅크 리드 신호(BKWT<1>)를 반전하는 제19 인버터(INV34), 제19 인버터(INV34)와 함께 제2 뱅크 리드 신호(BKWT<1>)를 지연하는 제20 인버터(INV35), 제17 인버터(INV32)의 출력과 제19 인버터(INV34)의 출력을 입력으로 하는 제9 낸드 게이트(NAND16), 제9 낸드 게이트(NAND16)의 출력을 반전하여 제9 제어 신호(BA01RD<0>)로 출력하는 제21 인버터(INV36), 제18 인버터(INV33)의 출력과 제19 인버터(INV34)의 출력을 입력으로 하는 제10 낸드 게이트(NAND17), 제10 낸드 게이트(NAND17)의 출력을 반전하여 제10 제어 신호(BA01RD<1>)로 출력하는 제22 인버터(INV37), 제17 인버터(INV32)의 출력과 제20 인버터(INV35)의 출력을 입력으로 하는 제11 낸드 게이트(NAND18), 제11 낸드 게이트(NAND18)의 출력을 반전하여 제11 제어 신호(BA01RD<2>)로 출력하는 제23 인버터(INV38), 제18 인버터(INV33)의 출력과 제20 인버터(INV35)의 출력을 입력으로 하는 제12 낸드 게이트(NAND19), 제12 낸드 게이트(NAND19)의 출력을 반전하여 제12 제어 신호(BA01RD<3>)로 출력하는 제24 인버터(INV39)를 포함한다.
마지막으로, 제4 디코더(164)는 제3 뱅크 리드 신호(BKRD<2>)를 반전하는 제25 인버터(INV40), 제25 인버터(INV40)와 함께 제3 뱅크 리드 신호(BKRD<2>)를 지연하는 제26 인버터(INV41), 제4 뱅크 리드 신호(BKWT<3>)를 반전하는 제27 인버터(INV42), 제27 인버터(INV42)와 함께 제4 뱅크 리드 신호(BKWT<3>)를 지연하는 제28 인버터(INV43), 제25 인버터(INV40)의 출력과 제27 인버터(INV42)의 출력을 입력으로 하는 제13 낸드 게이트(NAND20), 제13 낸드 게이트(NAND20)의 출력을 반전하여 제13 제어 신호(BA23RD<0>)로 출력하는 제29 인버터(INV44), 제26 인버터(INV41)의 출력과 제27 인버터(INV42)의 출력을 입력으로 하는 제14 낸드 게이트(NAND21), 제14 낸드 게이트(NAND21)의 출력을 반전하여 제14 제어 신호(BA23RD<1>)로 출력하는 제30 인버터(INV45), 제25 인버터(INV40)의 출력과 제28 인버터(INV43)의 출력을 입력으로 하는 제15 낸드 게이트(NAND22), 제15 낸드 게이트(NAND22)의 출력을 반전하여 제15 제어 신호(BA23RD<2>)로 출력하는 제31 인버터(INV46), 제36 인버터(INV41)의 출력과 제28 인버터(INV43)의 출력을 입력으로 하는 제16 낸드 게이트(NAND23), 제16 낸드 게이트(NAND23)의 출력을 반전하여 제16 제어 신호(BA23RD<3>)로 출력하는 제32 인버터(INV47)를 포함한다.
계속해서, 도 3을 참조하면 복수의 오토 프리차지 신호 생성기(102B)는 제1 내지 제16 제어 신호(BA01WT<0:3>, BA23WT<0:3>, BA01RD<0:3>, BA23RD<0:3>)와, 제1 오토 프리차지 커맨드 신호(CMDWT), 제2 오토 프리차지 커맨드 신호(CMDRD)에 응답하여, 복수의 오토 프리차지 신호(APCG<0:15>)를 생성한다. 실시 예에서는 16비트의 오토 프리차지 신호(APCG<0:15>)가 생성되는 것으로 예시하였는데, 이는 뱅크의 개수가 16개이기 때문이다. 그리고, 복수의 오토 프리차지 신호 생성기(102B)는 다음과 같이 설계된다.
도 8은 도 3의 복수의 오토 프리차지 신호 생성기(102B)를 나타낸 회로도이다.
도 8과 같이, 복수의 오토 프리차지 신호 생성기(102B)는 제1 내지 제16 오토 프리차지 신호 생성기(171~185)를 포함하며, 이중 제1 오토 프리차지 신호 생성기(171)는 제1 오토 프리차지 커맨드 신호(CMDWT), 제2 오토 프리차지 커맨드 신호(CMDRD), 제1 제어 신호(BA01WT<0>), 제4 제어 신호(BA23WT<0>), 제8 제어 신호(BA01RD<0>) 및 제12 제어 신호(BA23RD<0>)에 응답하여, 제1 오토 프리차지 신호(APCG<0>)를 생성한다.
이를 위해 제1 오토 프리차지 신호 생성기(171)는 다음과 같은 회로로 설계된다.
도 9는 제1 오토 프리차지 신호 생성기(171)를 나타낸 회로도이다.
도 9와 같이 제1 오토 프리차지 신호 생성기(171)는 제1 신호 활성화부(181), 제2 신호 활성화부(182) 및 신호 비활성화부(183)를 포함하며, 이중 제1 신호 활성화부(181)는 제1 오토 프리차지 커맨드 신호(CMDWT), 제1 제어 신호(BA01WT<0>), 제4 제어 신호(BA23WT<0>)의 활성화에 응답하여 제1 오토 프리차지 신호(APCG<0>)를 활성화한다. 이를 위해, 제1 신호 활성화부(181)는 직렬로 연결되고 제1 오토 프리차지 커맨드 신호(CMDWT), 제1 제어 신호(BA01WT<0>), 제4 제어 신호(BA23WT<0>)를 각각 게이트 입력으로 하는 제1 내지 제3 트랜지스터(NMOS1~NMOS3)를 포함한다.
그리고, 제2 신호 활성화부(182)는 제2 오토 프리차지 커맨드 신호(CMDRD), 제8 제어 신호(BA01RD<0>), 제12 제어 신호(BA23RD<0>)의 활성화에 응답하여 제1 오토 프리차지 신호(APCG<0>)를 활성화한다. 이를 위해, 제2 신호 활성화부(181)는 직렬로 연결되고, 제2 오토 프리차지 커맨드 신호(CMDRD), 제8 제어 신호(BA01RD<0>), 제12 제어 신호(BA23RD<0>)를 각각 게이트 입력으로 하는 제4 내지 제6 트랜지스터(NMOS4~NMOS6)를 포함한다.
그리고, 신호 비활성화부(183)는 액티브 커맨드에서 파생된 내부 액티브 커맨드(iACT)에 응답하여 제1 오토 프리차지 신호(APCG<0>)를 비활성화한다. 이를 위해, 신호 비활성화부(183)는 내부 액티브 커맨드(iACT)를 게이트 입력으로 하는 제7 트랜지스터(PMOS1)를 포함한다.
그리고, 제1 오토 프리차지 신호 생성기(171)의 출력단에는 래치회로(LATCH)가 구비되며, 추가로 래치회로(LATCH)의 출력단을 드라이빙하는 드라이버를 더 구비할 수 있다.
계속해서, 도 8을 참조하면 제2 오토 프리차지 신호 생성기(172) 제1 오토 프리차지 커맨드 신호(CMDWT), 제2 오토 프리차지 커맨드 신호(CMDRD), 제2 제어 신호(BA01WT<1>), 제5 제어 신호(BA23WT<0>), 제9 제어 신호(BA01RD<1>) 및 제13 제어 신호(BA23RD<0>)에 응답하여, 제2 오토 프리차지 신호(APCG<1>)를 생성한다.
이어서, 제3 오토 프리차지 신호 생성기(173) 제1 오토 프리차지 커맨드 신호(CMDWT), 제2 오토 프리차지 커맨드 신호(CMDRD), 제3 제어 신호(BA01WT<2>), 제5 제어 신호(BA23WT<0>), 제10 제어 신호(BA01RD<2>) 및 제13 제어 신호(BA23RD<0>)에 응답하여, 제3 오토 프리차지 신호(APCG<2>)를 생성한다.
이어서, 제4 오토 프리차지 신호 생성기(174) 제1 오토 프리차지 커맨드 신호(CMDWT), 제2 오토 프리차지 커맨드 신호(CMDRD), 제4 제어 신호(BA01WT<3>), 제5 제어 신호(BA23WT<0>), 제11 제어 신호(BA01RD<3>) 및 제13 제어 신호(BA23RD<0>)에 응답하여, 제4 오토 프리차지 신호(APCG<3>)를 생성한다.
이어서, 제5 오토 프리차지 신호 생성기(175) 제1 오토 프리차지 커맨드 신호(CMDWT), 제2 오토 프리차지 커맨드 신호(CMDRD), 제1 제어 신호(BA01WT<0>), 제6 제어 신호(BA23WT<1>), 제9 제어 신호(BA01RD<0>) 및 제14 제어 신호(BA23RD<1>)에 응답하여, 제5 오토 프리차지 신호(APCG<4>)를 생성한다.
이어서, 제6 오토 프리차지 신호 생성기(176) 제1 오토 프리차지 커맨드 신호(CMDWT), 제2 오토 프리차지 커맨드 신호(CMDRD), 제2 제어 신호(BA01WT<1>), 제6 제어 신호(BA23WT<1>), 제10 제어 신호(BA01RD<1>) 및 제14 제어 신호(BA23RD<1>)에 응답하여, 제6 오토 프리차지 신호(APCG<5>)를 생성한다.
이어서, 제7 오토 프리차지 신호 생성기(177) 제1 오토 프리차지 커맨드 신호(CMDWT), 제2 오토 프리차지 커맨드 신호(CMDRD), 제3 제어 신호(BA01WT<2>), 제6 제어 신호(BA23WT<1>), 제11 제어 신호(BA01RD<2>) 및 제14 제어 신호(BA23RD<1>)에 응답하여, 제7 오토 프리차지 신호(APCG<6>)를 생성한다.
이어서, 제8 오토 프리차지 신호 생성기(178) 제1 오토 프리차지 커맨드 신호(CMDWT), 제2 오토 프리차지 커맨드 신호(CMDRD), 제4 제어 신호(BA01WT<3>), 제6 제어 신호(BA23WT<1>), 제12 제어 신호(BA01RD<3>) 및 제14 제어 신호(BA23RD<1>)에 응답하여, 제8 오토 프리차지 신호(APCG<7>)를 생성한다.
이어서, 제9 오토 프리차지 신호 생성기(179) 제1 오토 프리차지 커맨드 신호(CMDWT), 제2 오토 프리차지 커맨드 신호(CMDRD), 제1 제어 신호(BA01WT<0>), 제7 제어 신호(BA23WT<2>), 제9 제어 신호(BA01RD<0>) 및 제15 제어 신호(BA23RD<2>)에 응답하여, 제9 오토 프리차지 신호(APCG<8>)를 생성한다.
이어서, 제10 오토 프리차지 신호 생성기(180) 제1 오토 프리차지 커맨드 신호(CMDWT), 제2 오토 프리차지 커맨드 신호(CMDRD), 제2 제어 신호(BA01WT<1>), 제7 제어 신호(BA23WT<2>), 제10 제어 신호(BA01RD<1>) 및 제15 제어 신호(BA23RD<2>)에 응답하여, 제10 오토 프리차지 신호(APCG<9>)를 생성한다.
이어서, 제11 오토 프리차지 신호 생성기(181) 제1 오토 프리차지 커맨드 신호(CMDWT), 제2 오토 프리차지 커맨드 신호(CMDRD), 제3 제어 신호(BA01WT<2>), 제7 제어 신호(BA23WT<2>), 제11 제어 신호(BA01RD<2>) 및 제15 제어 신호(BA23RD<2>)에 응답하여, 제11 오토 프리차지 신호(APCG<10>)를 생성한다.
이어서, 제12 오토 프리차지 신호 생성기(182) 제1 오토 프리차지 커맨드 신호(CMDWT), 제2 오토 프리차지 커맨드 신호(CMDRD), 제4 제어 신호(BA01WT<3>), 제7 제어 신호(BA23WT<2>), 제12 제어 신호(BA01RD<3>) 및 제15 제어 신호(BA23RD<2>)에 응답하여, 제12 오토 프리차지 신호(APCG<11>)를 생성한다.
이어서, 제13 오토 프리차지 신호 생성기(183) 제1 오토 프리차지 커맨드 신호(CMDWT), 제2 오토 프리차지 커맨드 신호(CMDRD), 제1 제어 신호(BA01WT<0>), 제8 제어 신호(BA23WT<3>), 제9 제어 신호(BA01RD<0>) 및 제16 제어 신호(BA23RD<3>)에 응답하여, 제13 오토 프리차지 신호(APCG<12>)를 생성한다.
이어서, 제14 오토 프리차지 신호 생성기(184) 제1 오토 프리차지 커맨드 신호(CMDWT), 제2 오토 프리차지 커맨드 신호(CMDRD), 제2 제어 신호(BA01WT<1>), 제8 제어 신호(BA23WT<3>), 제10 제어 신호(BA01RD<1>) 및 제16 제어 신호(BA23RD<3>)에 응답하여, 제14 오토 프리차지 신호(APCG<13>)를 생성한다.
이어서, 제15 오토 프리차지 신호 생성기(185) 제1 오토 프리차지 커맨드 신호(CMDWT), 제2 오토 프리차지 커맨드 신호(CMDRD), 제3 제어 신호(BA01WT<2>), 제8 제어 신호(BA23WT<3>), 제11 제어 신호(BA01RD<2>) 및 제16 제어 신호(BA23RD<3>)에 응답하여, 제15 오토 프리차지 신호(APCG<14>)를 생성한다.
끝으로, 제16 오토 프리차지 신호 생성기(186) 제1 오토 프리차지 커맨드 신호(CMDWT), 제2 오토 프리차지 커맨드 신호(CMDRD), 제4 제어 신호(BA01WT<3>), 제8 제어 신호(BA23WT<3>), 제12 제어 신호(BA01RD<3>) 및 제16 제어 신호(BA23RD<3>)에 응답하여, 제16 오토 프리차지 신호(APCG<15>)를 생성한다.
그리고, 상술한 제1 오토 프리차지 신호 생성기(171)의 회로는 나머지 오토 프리차지 신호 생성기(172~185)와 동일 구조로 설계되는바, 나머지 오토 프리차지 신호 생성기(172~185) 회로의 설명은 생략한다.
전술한 바와 같은 본 발명의 실시 예에 따른 오토 프리차지 신호 생성회로는 종래기술의 오토 프리차지 신호 생성회로와 대비하여 보다 적은 면적을 갖는다. 이는 오토 프리차지 신호 생성회로 내 구비되는 클록 시프터의 개수를 감소시켰기 때문으로, 종래기술에서는 클록 시프터와 오토 프리차지 신호 생성기가 1:1로 구비되었으나, 본 발명의 실시 예에서는 클록 시프터의 개수가 오토 프리차지 신호 생성기의 개수보다 적게 설계된다.
이렇게, 클록 시프터의 개수를 감소시키기 위해 본 발명의 실시 예에서는 도 3과 같은 구조로 오토 프리차지 신호 생성회로를 설계하였다. 특히, 오토 프리차지 신호 생성기 내에서 클록 시프터를 빼내어 별도의 클록 시프터부를 생성하였으며, 이 클록 시프터부에서 tWR의 설정 값에 맞추어 오토 프리차지 신호 생성부를 제어한다. 때문에, 쓰기 동작에서 tWR의 설정 값에 맞추어 오토 프리차지 신호(APCG<0:15>)를 생성하며, 읽기 동작에서도 안정적으로 오토 프리차지 신호(APCG<0:15>)를 생성한다.
따라서, 본 발명의 실시 예는, 안정적으로 오토 프리차지 신호(APCG<0:15>)를 생성함과 동시에, 반도체 메모리 장치의 집적도를 향상시키는 장점을 갖는다.
이상에서 설명한 본 발명은 전술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 tWR의 설정에 따른 오토 프리차지의 동작 변화를 설명하기 위한 타이밍도.
도 2는 종래기술에 따른 오토 프리차지 신호 생성회로를 나태낸 블록도.
도 3은 본 발명의 실시 예에 따른 오토 프리차지 신호 생성회로를 나타낸 블록도.
도 4는 도 3의 클록 시프터부를 나타낸 블록도.
도 5는 도 4의 tWR 디코더를 나타낸 회로도.
도 6은 도 4의 제1 클록 시프터를 나타낸 회로도.
도 7은 도 3의 디코더부를 나타낸 회로도.
도 8은 도 3의 복수의 오토 프리차지 신호 생성기를 나타낸 회로도.
도 9는 제1 오토 프리차지 신호 생성기를 나타낸 회로도.
* 도면의 주요부분에 대한 부호의 설명 *
101 : 클록 시프터부
102 : 오토 프리차지 신호 생성부
102A : 디코더부
102B : 복수의 오토 프리차지 신호 생성기

Claims (10)

  1. 쓰기 회복 신호의 설정 값에 따라 어드레스 신호 또는 뱅크 선택 신호를 이동(shift)시키는 복수의 클록 시프터를 갖는 클록 시프터부; 및
    이동된 상기 어드레스 신호와 이동된 상기 뱅크 선택 신호에 응답하여 복수의 오토 프리차지 신호를 출력하는 복수의 오토 프리차지 신호 생성기를 갖는 오토 프리차지 신호 생성부
    를 포함하는 오토 프리차지 신호 생성회로.
  2. 제1항에 있어서,
    상기 복수의 클록 시프터는 상기 복수의 오토 프리차지 신호 생성기보다 적은 개수로 구비되는 것을 특징으로 하는 오토 프리차지 신호 생성회로.
  3. 제1항에 있어서,
    상기 오토 프리차지 신호 생성기는 이동된 상기 뱅크 선택 신호를 디코딩(decoding)하는 디코더를 포함하는 오토 프리차지 신호 생성회로.
  4. 제3항에 있어서,
    상기 클록 시프터부는,
    상기 쓰기 회복 신호를 디코딩하여, 선택 제어 신호와 먹스 제어 신호를 출력하는 tWR 디코더;
    상기 선택 제어 신호 및 상기 먹스 제어 신호로 상기 어드레스 신호를 이동시켜 제1 오토 프리차지 커맨드 신호와 제2 오토 프리차지 커맨드 신호를 출력하는 제1 클록 시프터;
    상기 선택 제어 신호 및 상기 먹스 제어 신호로 상기 뱅크 선택 신호 중, 제1 뱅크 선택 신호를 이동시켜 제1 뱅크 라이트 신호와 제1 뱅크 리드 신호를 출력하는 제2 클록 시프터;
    상기 선택 제어 신호 및 상기 먹스 제어 신호로 상기 뱅크 선택 신호 중, 제2 뱅크 선택 신호를 이동시켜 제2 뱅크 라이트 신호와 제2 뱅크 리드 신호를 출력하는 제2 클록 시프터;
    상기 선택 제어 신호 및 상기 먹스 제어 신호로 상기 뱅크 선택 신호 중, 제3 뱅크 선택 신호를 이동시켜 제3 뱅크 라이트 신호와 제3 뱅크 리드 신호를 출력하는 제3 클록 시프터; 및
    상기 선택 제어 신호 및 상기 먹스 제어 신호로 상기 뱅크 선택 신호 중, 제4 뱅크 선택 신호를 이동시켜 제4 뱅크 라이트 신호와 제4 뱅크 리드 신호를 출력하는 제4 클록 시프터
    를 포함하는 오토 프리차지 신호 생성회로.
  5. 제4항에 있어서,
    상기 제1 클록 시프터는,
    상기 어드레스 신호를 입력받는 신호 입력부;
    상기 신호 입력부의 제1 출력을 이동시키는 제1 시프터;
    상기 선택 제어 신호 중, 제1 선택 제어 신호의 활성화 또는 비활성화에 응답하여 상기 제1 시프터의 출력 또는 제7 시프터의 출력을 선택하는 제1 선택부;
    상기 제1 선택부의 출력을 이동시키는 제2 시프터(154);
    상기 제2 시프터의 출력을 이동시키는 제3 시프터;
    상기 제3 시프터의 출력을 이동시키는 제4 시프터;
    상기 제4 시프터의 출력을 이동시키는 제5 시프터;
    상기 먹스 제어 신호에 응답하여, 상기 제2 내지 상기 제5 시프터의 출력 중 어느 하나를 선택하여 제1 오토 프리차지 커맨드 신호로 출력하는 선택회로;
    상기 선택 제어 신호 중, 제2 선택 제어 신호의 활성화 또는 비활성화에 응답하여 상기 제1 시프터의 출력 또는 제9 시프터의 출력을 선택하는 제2 선택부;
    상기 제2 선택부의 출력을 이동시키는 제6 시프터;
    상기 제6 시프터의 출력을 이동시키는 제7 시프터;
    상기 선택 제어 신호 중, 제3 선택 제어 신호의 활성화 또는 비활성화에 응답하여 상기 제1 시프터의 출력 또는 제11 시프터의 출력을 선택하는 제3 선택부;
    상기 제3 선택부의 출력을 이동시키는 제8 시프터;
    상기 제8 시프터의 출력을 이동시키는 제9 시프터;
    상기 제1 시프터의 출력을 이동시키는 제10 시프터;
    상기 제10 시프터의 출력을 이동시키는 제11 시프터
    를 포함하는 오토 프리차지 신호 생성회로.
  6. 제4항에 있어서,
    상기 디코더는, 상기 제1 뱅크 라이트 신호와 상기 제2 뱅크 라이트 신호를 디코딩하여 제1 내지 제4 제어 신호를 출력하는 제1 디코더;
    상기 제3 뱅크 라이트 신호와 상기 제2 뱅크 라이트 신호를 디코딩하여 제5 내지 제8 제어 신호를 출력하는 제2 디코더;
    상기 제1 뱅크 리드 신호와 상기 제2 뱅크 리드 신호를 디코딩하여 제9 내지 제12 제어 신호를 출력하는 제3 디코더; 및
    상기 제3 뱅크 리드 신호와 상기 제4 뱅크 리드 신호를 디코딩하여 제13 내지 제16 제어 신호를 출력하는 제4 디코더
    를 포함하는 오토 프리차지 신호 생성회로.
  7. 제5항에 있어서,
    상기 선택회로는 상기 먹스 제어 신호를 입력받는 멀티플렉서로 설계되는 오 토 프리차지 신호 생성회로.
  8. 제1항에 있어서,
    상기 오토 프리차지 신호 생성기는 뱅크의 개수만큼 구비하는 것을 특징으로 하는 오토 프리차지 신호 생성회로.
  9. 제6항에 있어서,
    상기 오토 프리차지 신호 생성부는,
    16개의 오토 프리차지 신호 생성기를 포함하며, 각 오토 프리차지 신호 생성기는 상기 제1 오토 프리차지 커맨드 신호, 상기 제2 오토 프리차지 커맨드 신호, 상기 제1 내지 16 제어 신호에 응답하여 제1 내지 제16 오토 프리차지 신호를 생성하는 것을 특징으로 하는 오토 프리차지 신호 생성회로.
  10. 제9항에 있어서,
    상기 16개의 오토 프리차지 신호 생성기 중, 제1 오토 프리차지 신호 생성기는, 상기 제1 오토 프리차지 커맨드 신호, 상기 제1 제어 신호, 상기 제4 제어 신호의 활성화에 응답하여 상기 제1 오토 프리차지 신호를 활성화하는 제1 신호 활성 화부;
    상기 제2 오토 프리차지 커맨드 신호, 상기 제8 제어 신호, 상기 제12 제어 신호의 활성화에 응답하여 상기 제1 오토 프리차지 신호를 활성화하는 제2 신호 활성화부; 및
    액티브 커맨드에서 파생된 내부 액티브 커맨드에 응답하여 상기 제1 오토 프리차지 신호를 비활성화하는 신호 비활성화부
    를 포함하는 오토 프리차지 신호 생성회로.
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* Cited by examiner, † Cited by third party
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KR20130043854A (ko) * 2011-10-21 2013-05-02 에스케이하이닉스 주식회사 프리차지 신호 생성 회로, 이를 포함하는 반도체 장치 및 프리차지 신호 생성 방법
US9460766B2 (en) 2014-09-05 2016-10-04 Samsung Electronics Co., Ltd. Memory device, and memory system including the same

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