TW202022615A - 記憶體系統 - Google Patents

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Abstract

揭示一種記憶體系統，其關於針對具有高頻寬的高頻寬記憶體（HBM）的技術。該記憶體系統包括：第一晶片，其被配置為執行第一操作；第二晶片，其被配置為執行第二操作；以及層疊式記憶體裝置，其被配置為包括複數個記憶體的層疊結構。層疊式記憶體裝置被配置為由第一晶片和第二晶片經由共享匯流排來存取。

Description

記憶體系統
本揭示內容的實施例整體而言關於一種記憶體系統，並且更具體地，關於用於高頻寬記憶體（HBM）（或HBM裝置）的技術。
近來，各種行動通訊終端，例如智慧型手機、平板電腦等，已在全世界廣泛使用。此外，對社交網路服務（SNS）、機器對機器（M2M）服務、感測器網路等的需求正在增加。因此，資料量、創建資料的速度和資料的多樣性正在呈幾何級增加。為了處理大數據，每個記憶體的資料處理速率是重要的，並且還需要高容量記憶體裝置和高容量儲存模組。
因此，記憶體系統包括複數個聯合的記憶體裝置以增大儲存容量。例如，雲端資料中心的伺服器體系結構被改變以有效地執行大數據應用程式。
為了有效地處理大數據，最近已經使用了由複數個記憶體的聯合（或組合）而形成的池式記憶體。池式記憶體可以提供大儲存容量和高頻寬。
本揭示內容的各種實施例關於提供一種記憶體系統，其基本上解決了由於現有技術的限制和不足而導致的一個或更多個問題。
本揭示內容的實施例關於一種記憶體系統，其中，每個記憶體包括共享通道，使得包含在記憶體系統中的複數個晶片可以經由共享通道來共享記憶體。
根據本揭示內容的實施例，一種記憶體系統包括：第一晶片，其被配置為執行第一操作；第二晶片，其被配置為執行第二操作；以及層疊式記憶體裝置，其被配置為包括複數個記憶體的層疊結構。層疊式記憶體裝置被配置為由第一晶片和第二晶片經由共享匯流排來存取。
應理解，本揭示內容的前述一般描述和以下詳細描述都是說明性的，並且旨在提供對請求保護的本揭示內容的進一步說明。
相關申請案的交叉引用： 本申請案請求2018年11月30日提交的申請號為10-2018-0152528的韓國專利申請案的優先權，其公開內容透過引用整體合併於此。
現在將詳細參考本揭示內容的實施例，其示例在圖式中示出。在本揭示內容的各個圖式和實施例中，相同或相似的元件符號代表相同或相似的部分。在本揭示內容的整個說明書中，如果假設某個部件連接（或耦接）到另一個部件，則術語「連接或耦接」意指該特定部件直接連接（或耦接）到另一個部件和/或透過第三方的媒介而電連接（或耦接）到另一個部件。在本揭示內容的整個說明書中，如果假設某個部件包括某個組件，則術語「包括或包含」意指相應的組件還可以包括其他組件，除非寫入了與相應組件抵觸的特定含義。如說明書和所附請求項中所使用的，術語「一」（a，an，one）、「一個」（a，an，one）、「該」（the）、「所述」（the）和其他類似術語包括單數形式和複數形式，除非上下文另外明確指出。本揭示內容中所使用的術語僅用於描述特定實施例，並不旨在限制本揭示內容。除非上下文中另外表述，否則單數表達也可以包括複數表達。
圖1示出了根據本揭示內容的實施例的記憶體系統10。
參考圖1，記憶體系統10可以包括層疊式記憶體（或層疊式記憶體裝置）100、複數個晶片（例如，第一晶片CHIP1和第二晶片CHIP2）以及介面通道200。
在這種情況下，層疊式記憶體100可以設置在第一晶片CHIP1與第二晶片CHIP2之間，並且可以由第一晶片CHIP1和第二晶片CHIP2共享。具體地，可以將兩個晶片（例如，第一晶片CHIP1和第二晶片CHIP2）組合以共享單個層疊式記憶體100。在其他實施例中，可以將多於兩個的晶片（例如，3、4或更多個晶片）組合以共享層疊式記憶體100。
層疊式記憶體100可以被實施為封裝式記憶體裝置，其中複數個記憶體M1~M4被層疊，使得複數個記憶體M1~M4可以被集成在單個記憶體裝置中。記憶體M1~M4中的每個記憶體可以選自各種記憶體裝置類型，例如，動態隨機存取記憶體（DRAM）、相變隨機存取記憶體（PCRAM）、電阻式隨機存取記憶體（ReRAM）、快閃記憶體等。在一個實施例中，記憶體M1~M4包括相同的記憶體類型。在另一個實施例中，記憶體M1~M4不包括相同的記憶體類型。
記憶體M1~M4可以經由至少一個接觸C耦接。記憶體M1~M4可以經由一個或更多個穿通矽通孔（Through Silicon Via, TSV）101而電耦接。接觸C作為針對對應的TSV 101的接觸。
在一個實施例中，TSV 101可以用於將電源電壓傳輸到記憶體M1~M4中的每一個。為了便於描述和更好地理解本揭示內容，四個記憶體M1~M4可以被層疊在根據本揭示內容的圖1所示的實施例的層疊式記憶體100中。然而，本揭示內容的實施例不限於此，並且層疊式記憶體100中包含的記憶體的數量可以變化。
層疊式記憶體100可以被實施為高頻寬記憶體（HBM），其中記憶體M1~M4經由TSV 101而電耦接，以便使輸入/輸出（I/O）單元的數量增多，從而得到增大的頻寬。
與傳統記憶體相比，高頻寬記憶體（HBM）可以是被配置為具有更高頻寬和更高密度的記憶體。例如，可以使用三維穿通矽通孔（3D-TSV）技術將複數個記憶體晶片層疊在高頻寬記憶體（HBM）中，並且高頻寬記憶體（HBM）可以包括大量資料引腳以增大輸入/輸出（I/O）頻寬。高頻寬記憶體（HBM）可以使用層疊的記憶體晶片和大量資料引腳來正常操作。
緩衝層110可以設置在複數個記憶體M1~M4與介面通道200之間。在一個實施例中，緩衝層110設置在記憶體M1~M4下方。緩衝層110可以包括共享匯流排140和介面電路120和介面電路130。在一個實施例中，緩衝層110可以作為中介層(interposer)以將記憶體M1~M4電耦接到介面通道200的第一匯流排BUS1和第二匯流排BUS2。
緩衝層110的介面電路120可以經由一個或更多個接觸節點CND耦接到介面通道200的第一匯流排BUS1。因為第一匯流排BUS1與第一晶片CHIP1電耦接，所以介面電路120可以經由第一匯流排BUS1而與第一晶片CHIP1電耦接。緩衝層110的介面電路130可以經由一個或更多個接觸節點CND耦接到介面通道200的第二匯流排BUS2。因為第二匯流排BUS2與第二晶片CHIP2電耦接，所以介面電路130可以經由第二匯流排BUS2而電耦接到第二晶片CHIP2。
在一個實施例中，緩衝層110的介面電路120可以包括用於將層疊式記憶體100電耦接到第一晶片CHIP1的物理層（PHY），使得層疊式記憶體100可以經由介面電路120與第一晶片CHIP1交換信號。緩衝層110的介面電路130可以包括用於將層疊式記憶體100電耦接到第二晶片CHIP2的物理層（PHY），使得層疊式記憶體100可以經由介面電路130與第二晶片CHIP2交換信號。
共享匯流排140可以耦接在介面電路120和介面電路130與記憶體M1~M4之間。共享匯流排140可以將經由介面電路120和介面電路130接收的信號傳輸到記憶體M1~M4。共享匯流排140可以經由介面電路120和介面電路130將從記憶體M1~M4接收的信號分別傳輸到第一晶片CHIP1和第二晶片CHIP2。在一個實施例中，共享匯流排140可以用於將至少一個信號傳輸到記憶體M1~M4中的每個記憶體。
共享匯流排140可以包括設置在兩個介面電路（介面電路120與介面電路130）之間的水平匯流排141，以及包括複數個線的垂直匯流排142，該等線中的每個線沿實質上垂直於水平匯流排141的第一方向延伸。水平匯流排141可以由兩個介面電路120和介面電路130共享。
針對兩個介面電路，介面電路120與介面電路130之間的電耦接，水平匯流排141可以包括在與第一方向交叉的第二方向（例如，圖1中的水平方向）上延伸的線。例如，第二方向可以實質上垂直於第一方向並且實質上平行於介面通道200的頂表面。針對水平匯流排141與記憶體M1~M4的每個記憶體之間的電耦接，垂直匯流排142可以包括複數個線，每個線沿第一方向（例如，圖1中的垂直方向）延伸。在圖1所示的實施例中，共享匯流排140可以具有由水平匯流排141和垂直匯流排142的形狀產生的倒T形。
在一個實施例中，垂直匯流排142可以包括複數個線，每個線具有集成線形狀。例如，垂直匯流排142的複數個線中的每個線可以是單體並且具有線形狀，使得複數個線中的每個線耦接到最上面的記憶體M4的底表面並穿過剩餘的記憶體M1~M3。垂直匯流排142的複數個線（例如，圖1中的三條垂直線）可以實質上彼此平行地佈置並且設置在層疊式記憶體100的中心區域中。
儘管為了便於描述和更好地理解本揭示內容，根據上述實施例的共享匯流排140包括垂直匯流排142的複數個線，每個線具有集成線形狀，但是本揭示內容的實施例不限於此。在另一個實施例中，垂直匯流排142的複數個線中的每個線可以包括分別穿過記憶體M1~M4中的一個或更多個記憶體而形成的一個或更多個TSV（未示出）和各自與相鄰的TSV耦接的一個或更多個接觸（未示出）。
第一晶片CHIP1可以經由第一匯流排BUS1與層疊式記憶體100交換信號。在圖1所示的實施例中，第一晶片CHIP1可以被實施為諸如中央處理單元（CPU）的處理器。
為了便於描述和更好地理解本揭示內容，根據上述實施例的第一晶片CHIP1被實施為CPU。然而，本揭示內容的實施例不限於此。
另外，第一晶片CHIP1可以包括介面電路300以與層疊式記憶體100交換信號。介面電路300可以經由一個或更多個接觸節點CND耦接到第一匯流排BUS1。第一匯流排BUS1與層疊式記憶體100的介面電路120耦接，因此第一晶片CHIP1的介面電路300可以經由第一匯流排BUS1而電耦接到層疊式記憶體100的介面電路120。
第一晶片CHIP1的介面電路300可以包括用於在第一晶片CHIP1與層疊式記憶體100之間執行記憶體交互的電路結構（例如，物理層PHY）。
第二晶片CHIP2可以經由第二匯流排BUS2與層疊式記憶體100交換信號。在一個實施例中，第二晶片CHIP2可以被實施為系統單晶片（System on Chip, SoC）。在圖1所示的實施例中，第二晶片CHIP2可以被實施為處理器，例如，圖形處理單元（GPU）或加速器。
為了便於描述和更好地理解本揭示內容，根據上述實施例的第二晶片CHIP2被實施為GPU或加速器。然而，本揭示內容的實施例不限於此，例如，第二晶片CHIP2可以是CPU或與第一晶片CHIP1相同類型的晶片。
第二晶片CHIP2可以包括介面電路310以與層疊式記憶體100交換信號。第二晶片CHIP2的介面電路310可以經由一個或更多個接觸節點CND耦接到第二匯流排BUS2。第二匯流排BUS2與層疊式記憶體100的介面電路130耦接，因此第二晶片CHIP2的介面電路310可以經由第二匯流排BUS2而電耦接到層疊式記憶體100的介面電路130。
第二晶片CHIP2的介面電路310可以包括用於在第二晶片CHIP2與層疊式記憶體100之間執行記憶體交互作用的電路結構（例如，物理層PHY）。
介面通道200可以設置在第一晶片CHIP1和第二晶片CHIP2以及層疊式記憶體100下方。介面通道200可以是用於在層疊式記憶體100與第一晶片CHIP1和第二晶片CHIP2之間交換信號的中介層通道。
介面通道200可以包括第一匯流排BUS1和第二匯流排BUS2以及第一輸入/輸出（I/O）匯流排IO_A和第二輸入/輸出（I/O）匯流排IO_B。第一匯流排BUS1可以經由對應的接觸節點CND而將第一晶片CHIP1的介面電路300與層疊式記憶體100的介面電路120耦接。第二匯流排BUS2可以經由對應的接觸節點CND而將第二晶片CHIP2的介面電路310與層疊式記憶體100的介面電路130耦接。在一個實施例中，第一匯流排BUS1和第二匯流排BUS2中的每個匯流排可以是中介層通道，介面電路300、介面電路120、介面電路130和介面電路310之中的對應的一對介面電路經由該中介層通道而彼此電耦接。
第一I/O匯流排IO_A可以是第一晶片CHIP1經由其耦接到外部設備（例如，外部晶片）的匯流排。第二I/O匯流排IO_B可以是第二晶片CHIP2經由其耦接到外部設備（例如，外部晶片）的匯流排。
在傳統的記憶體系統中，複數個記憶體一對一地耦接到複數個晶片，複數個晶片中的每個晶片必須包括用於從其傳輸資料的附加記憶體。在這種情況下，由於傳統的記憶體系統不包括在每個記憶體的資料傳輸期間相應的記憶體經由其彼此耦接的通道，因此傳統的記憶體系統必須允許每個記憶體的資料在每次資料傳輸時穿過不同的晶片，導致資料傳輸效率降低。
例如，在傳統的記憶體系統中，複數個記憶體分別耦接到複數個晶片，並且兩個或更多個晶片經由I/O匯流排而彼此耦接。當資料從第一記憶體傳輸到第二記憶體時，因為第一記憶體和第二記憶體不是經由通道直接耦接，所以資料從第一記憶體傳輸到與第一記憶體耦接的第一晶片，經由一個或更多個I/O匯流排從第一晶片傳輸到與第二記憶體耦接的第二晶片，然後從第二晶片傳輸到第二記憶體。
相反，根據本揭示內容的實施例，複數個晶片（例如，圖1中的第一晶片CHIP1和第二晶片CHIP2）被配置為經由層疊式記憶體100的共享匯流排140來共享層疊式記憶體100，因此，複數個晶片可以共享儲存在層疊式記憶體100中的資料。此外，共享匯流排140可以在不存取層疊式記憶體100的情況下直接在第一晶片CHIP1與第二晶片CHIP2之間傳輸資料。結果，可以增大資料傳輸效率，並且可以減少由這種資料傳輸引起的功耗。
圖2示出了根據本揭示內容的實施例的圖1中所示的記憶體M1。由於根據本揭示內容的實施例的記憶體M1~M4在結構上彼此實質相同，因此為了便於描述和更好地理解本揭示內容，下面將描述來自記憶體M1~M4之中的記憶體M1的詳細結構，並且為了簡潔起見，將省略對剩餘記憶體M2~M4的描述。另外，在下文中將參考圖2描述記憶體M1的用於資料傳輸的一些組成元件。
記憶體M1可以包括共享匯流排140、第一緩衝器B1、第二緩衝器B2和第三緩衝器B3以及記憶體核心160。
第一緩衝器B1可以對從第一晶片CHIP1接收的至少一個信號進行緩衝，並且可以將已緩衝的信號傳輸到共享匯流排140。此外，第一緩衝器B1可以對從共享匯流排140接收的至少一個信號進行緩衝，並且可以將已緩衝的信號傳輸到第一晶片CHIP1。
第二緩衝器B2可以對從第二晶片CHIP2接收的至少一個信號進行緩衝，並且可以將已緩衝的信號傳輸到共享匯流排140。此外，第二緩衝器B2可以對從共享匯流排140接收的至少一個信號進行緩衝，並且可以將已緩衝的信號傳輸到第二晶片CHIP2。
第三緩衝器B3可以對施加到共享匯流排140的至少一個信號進行緩衝，並且可以將已緩衝的信號傳輸到記憶體核心160。此外，緩衝器B3可以對從記憶體核心160接收的至少一個信號進行緩衝，並且可以將已緩衝的信號傳輸到共享匯流排140。
在一個實施例中，第一晶片CHIP1和第二晶片CHIP2可以在不透過記憶體核心160的情況下經由共享匯流排140執行彼此的資料通訊。在一個實施例中，還可以透過共享匯流排140在第一晶片CHIP1與第二晶片CHIP2之間傳送位址、命令和控制信號。
記憶體核心160不僅可以包括複數個記憶體單元160_1，每個記憶體單元都將資料儲存在其中，還可以包括用於執行記憶體單元160_1的一個或更多個核心操作的複數個電路。
在一個實施例中，當單個層疊式記憶體100由第一晶片CHIP1和第二晶片CHIP2共享時，可以控制第一晶片CHIP1或第二晶片開始存取單個層疊式記憶體100的時間（或存取時間）。為了便於描述和更好地理解本揭示內容，在圖2的實施例中，一個晶片（例如，第一晶片CHIP1）可以比另一個晶片（例如，第二晶片CHIP2）具有更高的優先級，並且更高優先級的晶片CHIP1可以控制對共享匯流排140的存取時間。根據本揭示內容的圖2所示的實施例，第一晶片CHIP1可以產生控制信號CON，並且可以將已產生的控制信號CON傳輸到第二晶片CHIP2，從而控制對層疊式記憶體100的存取時間。
例如，當第一晶片CHIP1獲得對記憶體核心160的存取時，第一晶片CHIP1可以將被啟動（或被致能）的控制信號CON傳輸到第二晶片CHIP2。回應於被啟動的控制信號CON，第二晶片CHIP2可以進入待機模式。在第一晶片CHIP1已完成存取記憶體核心160的操作之後，第一晶片CHIP1可以將被止動（或被失能）的控制信號CON傳輸到第二晶片CHIP2。結果，第二晶片CHIP2可以執行存取記憶體核心160的操作。
在一個實施例中，單個層疊式記憶體100由第一晶片CHIP1、第二晶片CHIP2和第三晶片（未示出）共享。第一晶片CHIP1可以具有比第二晶片CHIP2更高的優先級，並且第二晶片CHIP2可以具有比第三晶片更高的優先級。例如，當第一晶片CHIP1存取記憶體核心160時，第一晶片CHIP1可以將被啟動（或被致能）的第一控制信號（未示出）傳輸到第二晶片CHIP2和第三晶片。結果，第二晶片CHIP2和第三晶片中的每個晶片可以回應於被啟動的第一控制信號而進入待機模式。在第一晶片CHIP1已完成存取記憶體核心160的操作之後，第一晶片CHIP1可以將被止動（或被失能）的第一控制信號傳輸到第二晶片CHIP2和第三晶片。當第二晶片CHIP2從第一晶片CHIP1接收到被止動的第一控制信號時，第二晶片CHIP2可以存取記憶體核心160並將被啟動的第二控制信號（未示出）傳輸到第三晶片。結果，第三晶片可以回應於被啟動的第二控制信號而進入待機模式。當第三晶片接收到被止動的第一控制信號和被止動的第二控制信號時，第三晶片可以存取記憶體核心160。
圖2中所示的記憶體M1的操作如下。
首先，一旦從主機（未示出）接收到命令（例如，用於對被寫入任意位址的資料進行處理的命令以及關於寫入的資料的處理類型等），第一晶片CHIP1就可以存取記憶體M1。第一緩衝器B1可以對從第一晶片CHIP1接收的資料進行緩衝，並且已緩衝的資料可以被傳輸到共享匯流排140。第三緩衝器B3可以對經由共享匯流排140接收的資料進行緩衝，並且已緩衝的資料可以在經過第一路徑（1）之後被儲存在記憶體單元160_1的特定區域（例如，圖5中的公共區域163）中。
此後，第二晶片CHIP2可以讀取在記憶體單元160_1的特定區域（例如，圖5中的公共區域163）中儲存的資料（例如，由第一晶片CHIP1寫入的資料），並且可以對已讀取的資料執行計算操作。第二晶片CHIP2可以在寫入操作期間將資料儲存在記憶體核心160中，並且可以在讀取操作期間讀取被儲存在記憶體核心160中的資料。
例如，從記憶體單元160_1讀取的資料可以由第三緩衝器B3和第二緩衝器B2進行緩衝，已緩衝的資料可以被傳輸到第二晶片CHIP2，然後由第二晶片CHIP2進行處理。由第二晶片CHIP2處理的資料可以由第二緩衝器B2進行緩衝，並且已緩衝的資料可以被傳輸到共享匯流排140。第三緩衝器B3可以將所傳輸的資料緩衝到共享匯流排140，並且已緩衝的資料可以經由第二路徑（2）被儲存在記憶體單元160_1的特定區域（例如，圖5中的第二晶片分配區域162）中。
隨後，第一晶片CHIP1可以經由第三路徑（3）讀取在記憶體單元160_1的特定區域（例如，圖5中的第二晶片分配區域162）中儲存的資料，可以基於所讀取的資料來確認第二晶片CHIP2的資料處理結果，並且可以基於該確認結果來執行其他操作。
如上所述，在根據本揭示內容的實施例的記憶體系統（例如，圖1中的記憶體系統10）中，可以在層疊式記憶體裝置（例如，層疊式記憶體100）內處理在複數個晶片（第一晶片CHIP1和第二晶片CHIP2）之間傳送的資料，導致資料傳輸的效率提高。
圖3示出了根據本揭示內容的實施例的圖1中所示的記憶體M1。與圖2中所示的記憶體M1相比，圖3中所示的記憶體M1還可以包括控制器170。
參考圖3，控制器170可以調整或控制第一晶片CHIP1或第二晶片CHIP2開始存取記憶體核心160的存取時間。換言之，當單個層疊式記憶體100由第一晶片CHIP1和第二晶片CHIP2共享時，在第一晶片CHIP1與第二晶片CHIP2之間可能發生中斷，從而導致在共享匯流排140中發生資料衝突。
因此，在記憶體核心160與第一晶片CHIP1和第二晶片CHIP2中的一個之間的資料通訊期間，圖3中的控制器170可以確定記憶體核心160的存取狀態，並且控制器170可以基於所確定的記憶體核心160的存取狀態來調整或控制第一晶片CHIP1和第二晶片CHIP2中的一個對記憶體核心160的存取時間。更詳細地說，從圖3中可以看出，控制器170可以調整或控制第一晶片CHIP1和第二晶片CHIP2中的一個對記憶體核心160的存取時間。
在一個實施例中，控制器170可以檢測記憶體核心160的操作狀態，並且可以向第一晶片CHIP1和第二晶片CHIP2中的每個晶片輸出繁忙信號（BUSY），從而調整或控制記憶體核心160與第一晶片CHIP1和第二晶片CHIP2中的一個之間的存取時間。當緩衝器B1~B3中的至少一個處於寫入操作模式或讀取操作模式時，控制器170可以將繁忙信號BUSY啟動。
例如，控制器170可以接收被施加到在第一晶片CHIP1與第一緩衝器B1之間的第一節點NDA的第一寫入信號NDA_WT和第一讀取信號NDA_RD，可以接收被施加到在第二晶片CHIP2與第二緩衝器B2之間的第二節點NDB的第二寫入信號NDB_WT和第二讀取信號NDB_RD，並且可以接收被施加到第三節點NDC的第三寫入信號NDC_WT和第三讀取信號NDC_RD，使得控制器170可以檢測記憶體核心160的操作狀態，並且可以控制繁忙信號（BUSY）。
圖4示出了根據本揭示內容的實施例的圖3中所示的控制器170。
參考圖4，當被施加到層疊式記憶體100的節點NDA、節點NDB和節點NDC中的每個節點的寫入信號和讀取信號中的一個或更多個被啟動時，控制器170可以輸出繁忙信號BUSY。
例如，當繁忙信號BUSY被止動時，第一晶片CHIP1和第二晶片CHIP2中的每個晶片可以存取記憶體核心160。相反，在第一晶片CHIP1的讀取操作或寫入操作期間，控制器170可以將繁忙信號BUSY啟動。當繁忙信號BUSY被啟動時，第二晶片CHIP2可以確定第一晶片CHIP1正在存取記憶體核心160，並且第二晶片CHIP2可以在不存取層疊式記憶體100的情況下進入待機模式。當在第一晶片CHIP1已經存取記憶體核心160之後第一晶片CHIP1接收到被啟動的繁忙信號BUSY時，第一晶片CHIP1可以繼續存取記憶體核心160。
在一個實施例中，控制器170可以包括複數個邏輯電路，例如，複數個或閘OR1~OR4。第一或閘OR1可以對第一寫入信號NDA_WT與第一讀取信號NDA_RD執行邏輯或運算。第二或閘OR2可以對第二寫入信號NDB_WT與第二讀取信號NDB_RD執行邏輯或運算。第三或閘OR3可以對第三寫入信號NDC_WT與第三讀取信號NDC_RD執行邏輯或運算。第四或閘OR4可以透過對複數個或閘OR1~OR3的輸出信號執行邏輯或運算來產生繁忙信號（BUSY）。
圖5示出了根據本揭示內容的實施例的圖2中所示的記憶體核心160的複數個分配區域。
參考圖5，記憶體核心160可以在寫入操作期間儲存經由共享匯流排140接收的資料，或者可以在讀取操作期間將所儲存的資料輸出到共享匯流排140。在寫入操作期間，記憶體核心160可以使用列位址來識別用於儲存資料的儲存區域，並且可以將資料分配給所識別的儲存區域。記憶體核心160可以包括複數個區域，例如，第一晶片分配區域161、第二晶片分配區域162和公共區域163。
記憶體核心160可以包括第一晶片分配區域161，所述第一晶片分配區域儲存從第一晶片CHIP1接收的資料。例如，第一晶片分配區域161可以是被分配以儲存從第一晶片CHIP1而不是從另一晶片（例如，第二晶片CHIP2）接收的資料的儲存區域。
記憶體核心160可以包括第二晶片分配區域162，所述第二晶片分配區域儲存從第二晶片CHIP2接收的資料。例如，第二晶片分配區域162可以是被分配以儲存從第二晶片CHIP2而不是從另一晶片（例如，第一晶片CHIP1）接收的資料的儲存區域。
此外，記憶體核心160可以包括公共區域163，所述公共區域不僅儲存從第一晶片CHIP1接收的資料，還儲存從第二晶片CHIP2接收的資料。公共區域163可以是根據兩個晶片（第一晶片CHIP1和第二晶片CHIP2）的資源而被公共地分配以儲存資料的儲存區域。在一個實施例中，公共區域163可以包括儲存從第一晶片CHIP1接收的資料的第一部分和儲存從第二晶片CHIP2接收的資料的第二部分，以及公共區域163的第一部分與第二部分之間的比例可以動態地調整。
為了便於描述和更好地理解本揭示內容，本揭示內容的上述實施例已經揭示了記憶體核心160的儲存區域被劃分為三個劃分區域。然而，本揭示內容的實施例不限於此，並且第一晶片分配區域161、第二晶片分配區域162和公共區域163中的一個或更多個區域可以進一步被劃分為複數個劃分區域。
在記憶體M1的讀取操作中，各個晶片（第一晶片CHIP1和第二晶片CHIP2）可以從記憶體核心160中的第一晶片分配區域161、第二晶片分配區域162和公共區域163中的任何一個區域讀取資料RD。換言之，在記憶體M1的讀取操作期間，不論是第一晶片CHIP1還是第二晶片CHIP2從記憶體核心160讀取資料RD，包括第一晶片CHIP1和第二晶片CHIP2的記憶體系統都可以存取第一晶片分配區域161、第二晶片分配區域162和公共區域163的全部。
圖6示出了根據本揭示內容的另一實施例的記憶體系統10。
圖6中所示的記憶體系統10可以包括複數個層疊式記憶體，例如，第一層疊式記憶體100和第二層疊式記憶體100_1，而圖1中所示的記憶體系統10包括單個層疊式記憶體100。第一層疊式記憶體（或第一層疊式記憶體裝置）100和第二層疊式記憶體（或第二層疊式記憶體裝置）100_1中的每個包括複數個記憶體（例如，圖1中的記憶體M1~M4）、一個或更多個介面電路以及共享匯流排（例如，圖1中的共享匯流排140）。未在圖6中示出的其餘的組成元件在結構上與圖1的那些相同，因此，為了簡潔起見，在此省略其詳細描述。
為了便於描述和更好地理解本揭示內容，圖6中所示的記憶體系統10可以包括設置在第一晶片CHIP1與第二晶片CHIP2之間的兩個層疊式記憶體，第一層疊式記憶體100和第二層疊式記憶體100_1。然而，本揭示內容的實施例不限於此，並且也可以在第一晶片CHIP1與第二晶片CHIP2之間設置三個或更多個層疊式記憶體。
第一晶片CHIP1與第一層疊式記憶體100可以經由介面電路120而彼此耦接。第一層疊式記憶體100可以經由嵌入其中的第一共享匯流排140耦接到介面電路120和介面電路130中的每個。第一層疊式記憶體100的介面電路130可以耦接到與第一層疊式記憶體100相鄰的第二層疊式記憶體100_1的介面電路120_1。
第二晶片CHIP2和第二層疊式記憶體100_1可以經由介面電路130_1而彼此耦接。第二層疊式記憶體100_1可以經由嵌入其中的第二共享匯流排140_1耦接到介面電路120_1和介面電路130_1中的每個。
第一層疊式記憶體100和第二層疊式記憶體100_1可以經由介面電路120、介面電路130、介面電路120_1和介面電路130_1以及第一共享匯流排140和第二共享匯流排140_1而彼此電耦接。結果，可以經由第一層疊式記憶體100和第二層疊式記憶體100_1而在第一晶片CHIP1與第二晶片CHIP2之間傳送資料。
例如，資料可以經由第一層疊式記憶體裝置100而從第一晶片CHIP1傳輸到第二層疊式記憶體裝置100_1，然後可以被儲存在第二層疊式記憶體裝置100_1的記憶體中。資料可以經由第二層疊式記憶體裝置100_1而從第二晶片CHIP2傳輸到第一層疊式記憶體裝置100，然後可以儲存在第一層疊式記憶體裝置100的記憶體中。
如上所述，根據圖6中所示的實施例的記憶體系統10可以包括以鏈的形式彼此耦接的第一層疊式記憶體100和第二層疊式記憶體100_1。然而，本揭示內容的實施例不限於此，並且共享資料以使複數個晶片彼此通訊的複數個層疊式記憶體的數量可以增加。
圖7示出了根據本揭示內容的另一實施例的記憶體系統10。
複數個記憶體可以被集成到單個封裝體中，因此單個封裝產品可以高速操作，處理高容量資料，並執行多功能操作。例如，已經開發了系統級封裝（System In Package, SIP）技術。在SIP技術中，微處理器晶粒和記憶體晶粒可以使用中介層互連技術來被實施為系統級封裝（SIP）。
圖7的實施例示出了包括至少一個系統級封裝（SIP）的記憶體系統10的示例。參考圖7，記憶體系統10可以包括第一系統級封裝（SIP）SIP1和第二系統級封裝（SIP）SIP2。圖7中所示的第一系統級封裝（SIP）SIP1和第二系統級封裝（SIP）SIP2在結構上彼此實質相同，為了便於描述和更好地理解本揭示內容，在下文中將僅描述第一系統級封裝（SIP）SIP1。
第一系統級封裝SIP1可以包括第一、第二、第三和第四層疊式記憶體（或層疊式記憶體裝置）100~100_3以及第一晶片CHIP1和第二晶片CHIP2。儘管為了便於描述，根據圖7中所示的實施例的第一系統級封裝SIP1包括四個層疊式記憶體100~100_3，但是本揭示內容的實施例不限於此，並且在其他實施例中層疊式記憶體100~100_3的數量可以變化。
層疊式記憶體100~100_3可以設置在第一晶片CHIP1與第二晶片CHIP2之間。例如，四個層疊式記憶體100~100_3可以佈置在矩陣的行和列方向上。
第一層疊式記憶體100和第三層疊式記憶體100_2可以與第一晶片CHIP1相鄰地設置，並且第一層疊式記憶體100和第三層疊式記憶體100_2可以分別經由介面電路120a和介面電路120b而電耦接到第一晶片CHIP1的介面電路300a和介面電路300b。第二層疊式記憶體100_1和第四層疊式記憶體100_3可以與第二晶片CHIP2相鄰地設置，並且第二層疊式記憶體100_1和第四層疊式記憶體100_3可以分別經由介面電路130_1a和介面電路130_1b而電耦接到第二晶片CHIP2的介面電路310a和介面電路310b。第一層疊式記憶體100的介面電路130a和第三層疊式記憶體100_2的介面電路130b可以分別耦接到第二層疊式記憶體100_1的介面電路120_1a和第四層疊式記憶體100_3的介面電路120_1b。
包括在第一晶片CHIP1和第二晶片CHIP2以及層疊式記憶體100~100_3中的介面電路300a、介面電路300b、介面電路310a、介面電路310b、介面電路120a、介面電路120b、介面電路130a、介面電路130b、介面電路120_1a、介面電路120_1b、介面電路130_1a和介面電路130_1b可以經由中介層通道ICN互連。例如，第一晶片CHIP1的介面電路300a可以經由一個或更多個中介層通道ICN耦接到第一層疊式記憶體100的介面電路120a，第一層疊式記憶體100的介面電路130a可以經由一個或更多個中介層通道ICN耦接到第二層疊式記憶體100_1的介面電路120_1a，以及第二層疊式記憶體100_1的介面電路130_1a可以經由一個或更多個中介層通道ICN耦接到第二晶片CHIP2的介面電路310a。在一個實施例中，中介層通道ICN可以對應於圖2中所示的第一匯流排BUS1和第二匯流排BUS2中的每個，或者也可以對應於介面通道200。
第一系統級封裝SIP1和第二系統級封裝SIP2可以經由一個或更多個通道CN而彼此耦接。在一個實施例中，經由其系統級封裝SIP1與另一系統級封裝SIP2彼此耦接的通道CN可以使用印刷電路板（PCB）來實施。
從以上描述顯而易見的是，根據本揭示內容的實施例的記憶體系統包括經由記憶體內的共享通道而互連的複數個晶片，使得可以增大資料傳輸速率和資料傳輸效率並且可以減少用於資料傳輸的功耗。
本領域技術人員將理解，在不脫離本揭示內容的精神和基本特徵的情況下，可以以除了本文所闡述的方式之外的其他特定方式來實施實施例。因此，上述實施例在所有方面都被解釋為說明性的而非限制性的。本揭示內容的範圍應由所附請求項及其合法等同物來確定，而不是由以上描述來確定。此外，在所附請求項的含義和等同範圍內的所有變化都旨在被包含在其中。另外，本領域技術人員將理解，所附請求項中未明確彼此引用的請求項可以作為實施例組合地呈現，或者在提交申請之後透過隨後的修改被包括作為新的請求項。
儘管已經描述了許多說明性實施例，但是應該理解，本領域技術人員可以設計出許多其他修改和實施例，這些修改和實施例將落入本揭示內容的原理的精神和範圍內。特別地，在組成部件和/或佈置方面，可以進行在本揭示內容、圖式和所附請求項的範圍內的多種變化和修改。除了組成部件和/或佈置的變化和修改之外，替代使用也是可能的。
10:記憶體系統 100:層疊式記憶體 100:第一層疊式記憶體 100_1:第二層疊式記憶體 100_2:第三層疊式記憶體 100_3:第四層疊式記憶體 101:穿通矽通孔 110:緩衝層 120:介面電路 120a:介面電路 120b:介面電路 120c:介面電路 120d:介面電路 120_1:介面電路 120_1a:介面電路 120_1b:介面電路 120_1c:介面電路 120_1d:介面電路 130:介面電路 130a:介面電路 130b:介面電路 130c:介面電路 130d:介面電路 130_1:介面電路 130_1a:介面電路 130_1b:介面電路 130_1c:介面電路 130_1d:介面電路 140:共享匯流排 140_1:第二共享匯流排 141:水平匯流排 142:垂直匯流排 160:記憶體核心 161:記憶體單元 162:第二晶片分配區域 163:公共區域 170:控制器 200:介面通道 300:介面電路 300a:介面電路 300b:介面電路 300c:介面電路 300d:介面電路 310:介面電路 310a:介面電路 310b:介面電路 310c:介面電路 310d:介面電路 （1）~（3）:第一路徑~第三路徑 B1:第一緩衝器 B2:第二緩衝器 B3:第三緩衝器 BUS1:第一匯流排 BUS2:第二匯流排 BUSY:繁忙信號 C:接觸 CON:控制信號 CHIP1:第一晶片 CHIP2:第二晶片 CN:通道 CND:接觸節點 ICN:中介層通道 IO_A:第一輸入/輸出匯流排 IO_B:第二輸入/輸出匯流排 M1~M4:記憶體 NDA:第一節點 NDA_RD:第一讀取信號 NDA_WT:第一寫入信號 NDB:第二節點 NDB_RD:第二讀取信號 NDB_WT:第二寫入信號 NDC:第三節點 NDC_RD:第三讀取信號 NDC_WT:第三寫入信號 OR1~OR4:第一或閘~第四或閘 RD:資料 SIP1:第一系統級封裝 SIP2:第二系統級封裝
當結合圖式考慮時，參考以下詳細描述，本揭示內容的上述和其他特徵以及有益方面將變得顯而易見。 圖1示出了根據本揭示內容的實施例的記憶體系統。 圖2示出了根據本揭示內容的實施例的圖1中所示的記憶體（或記憶體裝置）。 圖3示出了根據本揭示內容的實施例的圖1中所示的記憶體（或記憶體裝置）。 圖4示出了根據本揭示內容的實施例的圖3中所示的控制器。 圖5示出了根據本揭示內容的實施例的適合用在圖2所示的記憶體中的記憶體核心的複數個分配區域。 圖6示出了根據本揭示內容的另一個實施例的記憶體系統。 圖7示出了根據本揭示內容的又一實施例的記憶體系統。
無
10:記憶體系統
100:層疊式記憶體
101:穿通矽通孔
110:緩衝層
120:介面電路
130:介面電路
140:共享匯流排
141:水平匯流排
142:垂直匯流排
200:介面通道
300:介面電路
310:介面電路
BUS1:第一匯流排
BUS2:第二匯流排
C:接觸
CHIP1:第一晶片
CHIP2:第二晶片
CND:接觸節點
IO_A:第一輸入/輸出匯流排
IO_B:第二輸入/輸出匯流排
M1:記憶體
M2:記憶體
M3:記憶體
M4:記憶體

Claims (20)

  1. 一種記憶體系統，包括： 第一晶片，其被配置為執行第一操作； 第二晶片，其被配置為執行第二操作；以及 層疊式記憶體裝置，其被配置為包括複數個記憶體的層疊結構，所述層疊式記憶體裝置被配置為由所述第一晶片和所述第二晶片經由共享匯流排來存取。
  2. 如請求項1所述的記憶體系統，其中，所述層疊式記憶體裝置包括將該等記憶體耦接的至少一個穿通矽通孔(TSV)。
  3. 如請求項1所述的記憶體系統，還包括： 緩衝層，其被配置為將所述共享匯流排電耦接到所述第一晶片和所述第二晶片；以及 介面通道，其設置在所述第一晶片、所述第二晶片和所述緩衝層的下方。
  4. 如請求項3所述的記憶體系統，其中，所述緩衝層包括： 第一介面電路，其將所述第一晶片耦接到所述共享匯流排；以及 第二介面電路，其將所述第二晶片耦接到所述共享匯流排。
  5. 如請求項4所述的記憶體系統，其中，所述共享匯流排包括： 第一匯流排，所述第一介面電路與所述第二介面電路經由所述第一匯流排彼此電耦接，所述第一匯流排在第一方向上延伸；以及 第二匯流排，所述第一匯流排經由所述第二匯流排耦接到該等記憶體，所述第二匯流排在第二方向上延伸。
  6. 如請求項5所述的記憶體系統，其中，所述第二匯流排包括彼此平行佈置的複數個線，該等線各自在與所述第一方向實質上垂直的所述第二方向上延伸。
  7. 如請求項5所述的記憶體系統，其中，所述第二匯流排與該等記憶體之中的最上面的記憶體的底表面耦接，並且穿過該等記憶體中的其餘記憶體。
  8. 如請求項4所述的記憶體系統，其中，所述介面通道包括： 第一匯流排，所述第一介面電路與所述第一晶片經由所述第一匯流排彼此耦接；以及 第二匯流排，所述第二介面電路與所述第二晶片經由所述第二匯流排彼此耦接。
  9. 如請求項8所述的記憶體系統，其中，所述第一晶片包括第三介面電路，所述第三介面電路經由所述第一匯流排耦接到所述第一介面電路，以及 其中，所述第二晶片包括第四介面電路，所述第四介面電路經由所述第二匯流排耦接到所述第二介面電路。
  10. 如請求項1所述的記憶體系統，其中，當所述第一晶片和所述第二晶片都不存取該等記憶體時，所述共享匯流排在所述第一晶片與所述第二晶片之間直接傳輸資料。
  11. 如請求項1所述的記憶體系統，其中，所述共享匯流排具有T形。
  12. 如請求項1所述的記憶體系統，其中，所述第一晶片和所述第二晶片中的每個晶片是系統單晶片(SoC)。
  13. 如請求項1所述的記憶體系統，其中，該等記憶體中的每個記憶體包括： 記憶體核心，其被配置為儲存經由所述共享匯流排接收的資料； 第一緩衝器，其被配置為對從所述第一晶片接收的信號進行緩衝並將第一緩衝信號輸出到所述共享匯流排，以及對從所述共享匯流排接收的信號進行緩衝並將第二緩衝信號輸出到所述第一晶片； 第二緩衝器，其被配置為對從所述第二晶片接收的信號進行緩衝並將第三緩衝信號輸出到所述共享匯流排，以及對從所述共享匯流排接收的信號進行緩衝並將第四緩衝信號輸出到所述第二晶片；以及 第三緩衝器，其被配置為對在所述共享匯流排與所述記憶體核心之間傳輸的至少一個信號進行緩衝。
  14. 如請求項13所述的記憶體系統，其中，所述記憶體核心包括： 第一晶片分配區域，其被配置為儲存從所述第一晶片接收的資料； 第二晶片分配區域，其被配置為儲存從所述第二晶片接收的資料；以及 公共區域，其被配置為儲存從所述第一晶片和所述第二晶片接收的資料。
  15. 如請求項14所述的記憶體系統，其中，在資料的讀取操作期間，所述記憶體核心被配置為從所述第一晶片分配區域、所述第二晶片分配區域和所述公共區域中的任何一個區域讀取所述資料。
  16. 如請求項14所述的記憶體系統，其中： 所述第一晶片經由所述共享匯流排將資料傳輸到所述記憶體核心，以將所傳輸的資料儲存在所述記憶體核心的所述公共區域中； 所述第二晶片讀取在所述公共區域中所儲存的資料，對所讀取的資料進行處理，並經由所述共享匯流排將處理後的資料傳輸到所述記憶體核心，以將處理後的資料儲存在所述記憶體核心的所述第二晶片分配區域中；以及 所述第一晶片經由所述共享匯流排接收所述第二晶片分配區域中所儲存的資料。
  17. 如請求項13所述的記憶體系統，其中，該等記憶體中的每個記憶體還包括： 控制器，其被配置為根據所述記憶體核心的操作狀態來控制所述第一晶片和所述第二晶片中的一個晶片開始存取所述記憶體核心的存取時間。
  18. 如請求項17所述的記憶體系統，其中，所述控制器被配置為：當所述第一緩衝器、所述第二緩衝器和所述第三緩衝器中的一個或更多個緩衝器正在工作時，將繁忙信號啟動。
  19. 如請求項1所述的記憶體系統，其中，所述層疊式記憶體裝置是第一層疊式記憶體裝置，並且所述共享匯流排包括第一共享匯流排和第二共享匯流排，所述系統還包括： 第二層疊式記憶體裝置，其包括複數個層疊式記憶體和所述第二共享匯流排，所述第一層疊式記憶體裝置和所述第二層疊式記憶體裝置設置在所述第一晶片與所述第二晶片之間，以及 其中，所述第二層疊式記憶體裝置的該等層疊式記憶體經由所述第一共享匯流排和所述第二共享匯流排電耦接到所述第一晶片，以及經由所述第二共享匯流排電耦接到所述第二晶片。
  20. 如請求項19所述的記憶體系統，其中，所述第一層疊式記憶體裝置經由第一中介層通道電耦接到所述第一晶片，所述第一層疊式記憶體裝置經由第二中介層通道電耦接到所述第二層疊式記憶體裝置，以及所述第二層疊式記憶體裝置經由第三中介層通道電耦接到所述第二晶片。
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