JP6425462B2 - 半導体装置 - Google Patents
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Description
また、特許文献2には、SoC側に温度センサを設けることが開示されている。
さらに、特許文献3には、DRAM側の温度センサの情報をロジックが受けることが開示されている。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
図1は、本開示の実施の形態1に伴う半導体装置の断面図の一例である。半導体装置は、シリコンを主成分とした半導体チップ1、2、3、インターポーザ基板6、はんだボール8及び樹脂5を含む。インターポーザ基板6(配線基板)の上に半導体チップ1及び2つの半導体チップ2,3が積層される。樹脂5は半導体チップ1,2,3を封止する。半導体チップ1,2の各々はシリコン貫通ビア4及びバンプ電極7を有する。半導体チップ3はバンプ電極7を有する。半導体チップ3は半導体チップ2と同様、バンプ電極7に接続されるシリコン貫通ビアを設けてもよいが、この例では設けない。
条件1.ARモード→SRモード:CPUの命令に応じて任意
条件2.SRモード→PSRモード:後述する図8のフローチャートに従う
条件3.SRモード→ARモード:CPUの命令に応じて任意
条件4.PSRモード→SRモード:後述する図9のフローチャートに従う
条件5.PSRモード→ARモード:CPUの命令に応じて任意
ARモードからPSRモードへは、SRモードを経由して遷移できるが、直接遷移することはできない。また、条件1は、例えばCPUがDRAMチップを低消費電力にしたい時に遷移され、条件3及び条件5は、例えばCPUがメモリチャネルの情報を読み出しもしくは書き込みをしたい時に遷移される。
SRモードは、CPU(例えばCPU_0)によりDRAMの初期設定として設定される。SRモードが設定されると、制御回路32からセルフリフレッシュイネーブル信号がセルフリフレッシュコントローラ31に出力される。そして、温度センサ13がDRAMチップの温度を読み取り、温度センサコントローラ29でその温度に基づくリフレッシュ周期が決められる。なお、このリフレッシュ周期は、後述するオフセットレジスタの値によっても変化する。セルフリフレッシュコントローラ31は、決められたリフレッシュ周期に基づき、論理ゲート33を経てロウバッファ34内のリフレッシュカウンタ35へリフレッシュコマンドを出力する。リフレッシュカウンタ35はリフレッシュコマンドを受ける度に自身の値を加算し、同一ロウアドレスに対応するメモリセルのリフレッシュ動作が行われる。論理ゲートの役割は後述する。
ステップS1では、 SRモードが設定されると、メモリコントローラ22内のスケジューラ25は、ステータスレジスタ30内のオフセットレジスタを0に設定する。オフセットレジスタの説明は後述する。
ARモードは、CPU(例えばCPU_0)によりDRAMの初期設定として、設定される。図2は、ARモードが設定された場合のリフレッシュ周期を決めるフローチャートである。
上述の通り、PSRモードは、SRモード中にロジックチップ内の最大温度差がトリガーとなって設定される。PSRモードでのリフレッシュ周期変更は、ARモードの場合と同様である(図2)。
図4は、本開示の実施の形態2に伴う半導体装置の断面図の一例である。半導体装置は、半導体チップ9をさらに有する。半導体チップ9はシリコン基板で構成され、自身のバンプ電極を介して半導体チップ1と電気的に接続される。ここで、半導体チップ9は、半導体チップ1と同様のロジックチップであり、以下ロジックチップ9と称する。なお、図4では、半導体チップ1,2に対してシリコン貫通ビアが設けられているが、3枚以上の半導体チップに対してシリコン貫通ビアを設けてもよい。いずれの場合も、半導体チップ1と半導体チップ2の距離は50μm程度、半導体チップ2と半導体チップ9の距離は50μm〜1mm程度に近接される。その他の点は、図1のものと同じ構成である。
図14は、本開示の実施の形態2に伴う半導体装置において、ロジックチップの熱がDRAMチップに転写される様子と、温度センサ配置の別の例を示した図である。ロジックチップ1とDRAMチップ2は積層されており、各チップの構成は、実施の形態1と同様である。ロジックチップ1が高温になると、その上下のDRAMチップ2では、ロジックチップ1の高温部55に相当する箇所56にまず熱が伝搬する。従って、DRAMチップを適切に保護するためには、ロジックチップの高温部55もしくはその近傍に温度センサ57を配置することが望ましい。さらに、DRAMチップ2にも温度センサ58を配置し、ロジックチップ1上で温度センサ58の垂直方向に補助温度センサ59を配置する。温度センサコントローラ(図14では示されていない)は、温度センサ58と補助温度センサ59がそれぞれ検知した温度から、温度差δTを求め、温度センサ57が検知した温度にδTを加算もしくは減算する。これによって、ロジックチップ1の温度センサ57の値から、DRAMチップ2の高温部56の温度をより正確に求めることができ、実施の形態1のような制御を精度よく行うことができる。
Claims (11)
- 第1の半導体基板の上に設けられ、前記第1の半導体基板とは別の第2の半導体基板に設けられるメモリ回路に接続される、半導体装置であって、
所望の動作を行うロジック回路、
温度を計測する3以上の複数の温度センサ、および、
前記複数の温度センサの出力結果及び前記メモリ回路から受けた温度情報に基づき、前記メモリ回路にあるメモリ領域に対する制御を行う、メモリコントローラと、
を含み、さらに、
前記複数の温度センサは第1温度センサと第2温度センサを含み、
前記第1温度センサと前記第2温度センサのそれぞれ出力する値を差分演算する回路と、前記演算結果の最大値を出力する回路と、前記最大値に基づいてリフレッシュ周期を補正するための情報を格納する第1のレジスタと、前記最大値に基づいて前記メモリ領域に対するリフレッシュモードを設定するリフレッシュモード設定回路と、を含み、
前記リフレッシュモード設定回路は、
前記メモリ回路の温度情報に基づいて前記メモリ回路において自発的にリフレッシュ動作が行われる第1のリフレッシュモード、が設定された場合において、前記最大値が第1の閾値以下となったとき、前記第1のリフレッシュモードを維持し、前記最大値が第1の閾値より大きくなったとき、前記第1のリフレッシュモードから、前記メモリ回路の温度情報に加えて前記ロジック回路に設けられた前記複数の温度センサの出力結果に基づいてリフレッシュ動作が行われる第2のリフレッシュモード、に変更する、半導体装置。 - 前記メモリコントローラは、
前記メモリ領域のリフレッシュ周期を示す値を保持する第2のレジスタと、
前記3以上の複数の温度センサの出力結果の値と前記メモリ回路から受けた前記温度情報の値を比較し、前記出力結果の値が前記温度情報の値より大きいときは、前記第2のレジスタに第1の値を設定し、前記出力結果の値が前記温度情報の値より小さいときは前記第2のレジスタに第2の値を設定するリフレッシュ周期決定回路と、
前記第2のレジスタの保持する値で特定されるリフレッシュ周期で前記メモリ領域をリフレッシュする指示を前記メモリ回路に送るスケジューラと、
を含む、請求項1に記載の半導体装置。 - 前記リフレッシュモード設定回路は、
前記第2のリフレッシュモードが設定された場合において、前記最大値が前記第1の閾値以下となったとき、前記第2のリフレッシュモードから前記第1のリフレッシュモードに変更する、請求項1に記載の半導体装置。 - 前記3以上の複数の温度センサのうち一の温度センサの出力結果と前記メモリ回路から受けた温度情報から、温度差を算出し、前記温度差を前記一の温度センサとは異なる前記複数の温度センサの出力結果に加算もしくは減算する、請求項1に記載の半導体装置。
- 前記3以上の複数の温度センサの出力する出力結果に基づき、前記ロジック回路の消費電力を制御するパワーコントローラと、
前記温度センサの出力する出力結果に基づき、メモリ領域に対する制御を行うメモリコントローラと、
を含む、請求項1に記載の半導体装置。 - 請求項1に記載の半導体装置において、
前記第1の半導体基板の上に設けられる半導体装置と前記第2の半導体基板上に設けられるメモリ回路は、シリコン貫通電極によって接続されている半導体装置。 - 請求項1に記載の半導体装置において、
配線を有し、前記第1の半導体基板の上に設けられる半導体装置と前記第2の半導体基板上に設けられるメモリ回路とが平面視して重ならないように配置され、前記第1の半導体基板の上に設けられる半導体装置と前記第2の半導体基板上に設けられるメモリ回路とを当該配線を介して電気的に接続する配線基板をさらに含む半導体装置。 - 請求項1に記載の半導体装置において、
前記3以上の温度センサに対しそれぞれ前記第1の半導体基板の上に設けられる半導体装置の主面に垂直な方向に前記複数のメモリ領域のうちの一つが存在するように前記第1の半導体基板の上に設けられる半導体装置及び前記第2の半導体基板上に設けられるメモリ回路がその主面どうし対向して配置される半導体装置。 - 請求項1に記載の半導体装置であって、
前記3以上の温度センサの各々が、前記複数のメモリ領域の少なくとも一つのメモリ領域を対応付けるスイッチ回路を含む半導体装置。 - 請求項1に記載の半導体装置において、
前記メモリコントローラを構成する少なくとも一つのトランジスタのゲート長は、メモリセルを構成する少なくとも1つのゲート長より長い半導体装置。 - 請求項1に記載の半導体装置において、
前記メモリコントローラを構成する少なくとも一つのトランジスタのゲート長は、メモリセルを構成する少なくとも1つのゲート長より短い半導体装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014173067A JP6425462B2 (ja) | 2014-08-27 | 2014-08-27 | 半導体装置 |
US14/817,777 US10199085B2 (en) | 2014-08-27 | 2015-08-04 | Semiconductor device |
CN201510531518.2A CN105390481A (zh) | 2014-08-27 | 2015-08-26 | 半导体器件 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014173067A JP6425462B2 (ja) | 2014-08-27 | 2014-08-27 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2016048592A JP2016048592A (ja) | 2016-04-07 |
JP6425462B2 true JP6425462B2 (ja) | 2018-11-21 |
Family
ID=55403235
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014173067A Active JP6425462B2 (ja) | 2014-08-27 | 2014-08-27 | 半導体装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US10199085B2 (ja) |
JP (1) | JP6425462B2 (ja) |
CN (1) | CN105390481A (ja) |
Families Citing this family (26)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5820001B2 (ja) * | 2014-02-24 | 2015-11-24 | ファナック株式会社 | Cpuの異常検出機能を備えた制御装置 |
KR102393426B1 (ko) * | 2015-11-10 | 2022-05-04 | 에스케이하이닉스 주식회사 | 반도체장치 |
KR102561346B1 (ko) * | 2016-08-23 | 2023-07-31 | 에스케이하이닉스 주식회사 | 반도체장치 |
US9811267B1 (en) * | 2016-10-14 | 2017-11-07 | Sandisk Technologies Llc | Non-volatile memory with intelligent temperature sensing and local throttling |
JP6756965B2 (ja) | 2016-12-09 | 2020-09-16 | 富士通株式会社 | 半導体装置及び半導体装置の制御方法 |
JP6761179B2 (ja) | 2016-12-14 | 2020-09-23 | 富士通株式会社 | 半導体装置及び半導体装置の制御方法 |
US9857978B1 (en) * | 2017-03-09 | 2018-01-02 | Toshiba Memory Corporation | Optimization of memory refresh rates using estimation of die temperature |
KR102283330B1 (ko) * | 2017-03-27 | 2021-08-02 | 삼성전자주식회사 | 반도체 소자 |
KR20180130872A (ko) * | 2017-05-30 | 2018-12-10 | 에스케이하이닉스 주식회사 | 저장 장치 및 그 동작 방법 |
US10332582B2 (en) * | 2017-08-02 | 2019-06-25 | Qualcomm Incorporated | Partial refresh technique to save memory refresh power |
KR102420005B1 (ko) * | 2017-12-21 | 2022-07-12 | 에스케이하이닉스 주식회사 | 파워 게이팅 제어 회로 |
KR102443555B1 (ko) * | 2018-04-16 | 2022-09-16 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 |
US10497423B1 (en) * | 2018-05-14 | 2019-12-03 | Nanya Technology Corporation | Frequency-adjusting circuit, electronic memory, and method for determining a refresh frequency for a plurality of dram chips |
US10928870B2 (en) * | 2018-05-29 | 2021-02-23 | Marvell Asia Pte, Ltd. | Apparatus and methods for temperature-based memory management |
US10748874B2 (en) * | 2018-10-24 | 2020-08-18 | Micron Technology, Inc. | Power and temperature management for functional blocks implemented by a 3D stacked integrated circuit |
KR102693213B1 (ko) * | 2018-11-30 | 2024-08-09 | 에스케이하이닉스 주식회사 | 메모리 시스템 |
US10978136B2 (en) * | 2019-07-18 | 2021-04-13 | Apple Inc. | Dynamic refresh rate control |
US10878881B1 (en) * | 2019-11-26 | 2020-12-29 | Nanya Technology Corporation | Memory apparatus and refresh method thereof |
CN113945293B (zh) * | 2020-06-30 | 2023-04-18 | 长鑫存储技术有限公司 | 半导体装置 |
EP3961633A4 (en) * | 2020-06-30 | 2022-08-17 | Changxin Memory Technologies, Inc. | SEMICONDUCTOR DEVICE |
CN113870916B (zh) * | 2020-06-30 | 2024-03-26 | 长鑫存储技术有限公司 | 半导体装置 |
KR20220062756A (ko) * | 2020-11-09 | 2022-05-17 | 삼성전자주식회사 | 메모리 장치, 스토리지 모듈, 호스트 및 이들의 동작 방법 |
US20220198022A1 (en) * | 2020-12-23 | 2022-06-23 | Intel Corporation | Secure device power-up apparatus and method |
US11721381B2 (en) * | 2021-08-03 | 2023-08-08 | Micron Technology, Inc. | Performing refresh operations of a memory device according to a dynamic refresh frequency |
KR20230043525A (ko) * | 2021-09-24 | 2023-03-31 | 에스케이하이닉스 주식회사 | 반도체 시스템 및 반도체 시스템의 동작 방법 |
CN113936733A (zh) * | 2021-10-15 | 2022-01-14 | 西安紫光国芯半导体有限公司 | 三维集成电路晶圆的测试方法、测试装置和三维集成电路 |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7214910B2 (en) * | 2004-07-06 | 2007-05-08 | International Business Machines Corporation | On-chip power supply regulator and temperature control system |
US7400945B2 (en) * | 2005-03-23 | 2008-07-15 | Intel Corporation | On-die temperature monitoring in semiconductor devices to limit activity overload |
US7594132B2 (en) * | 2005-05-18 | 2009-09-22 | Lg Electronics Inc. | Computer system with power-saving capability and method for implementing power-saving mode in computer system |
KR100725458B1 (ko) * | 2005-12-23 | 2007-06-07 | 삼성전자주식회사 | 온도 보상 셀프 리프레시 신호를 공유하는 멀티 칩 패키지 |
JP2007220233A (ja) | 2006-02-17 | 2007-08-30 | Fujitsu Ltd | 半導体記憶装置、半導体装置及び電子装置 |
JP2011170943A (ja) | 2010-02-22 | 2011-09-01 | Sony Corp | 記憶制御装置、記憶装置、記憶装置システム |
KR101817156B1 (ko) * | 2010-12-28 | 2018-01-10 | 삼성전자 주식회사 | 관통 전극을 갖는 적층 구조의 반도체 장치, 반도체 메모리 장치, 반도체 메모리 시스템 및 그 동작방법 |
US9490003B2 (en) * | 2011-03-31 | 2016-11-08 | Intel Corporation | Induced thermal gradients |
JP2013101728A (ja) * | 2011-11-07 | 2013-05-23 | Elpida Memory Inc | 半導体装置 |
DE112011105998T5 (de) * | 2011-12-23 | 2014-09-18 | Intel Corporation | Speicheroperationen unter Verwendung von Systemtemperatursensordaten |
US9006000B2 (en) * | 2012-05-03 | 2015-04-14 | Sandisk Technologies Inc. | Tj temperature calibration, measurement and control of semiconductor devices |
JP6101047B2 (ja) * | 2012-11-07 | 2017-03-22 | キヤノン株式会社 | 情報処理装置及びその制御方法、並びにプログラム |
US9287196B2 (en) * | 2012-12-28 | 2016-03-15 | Intel Corporation | Resonant clocking for three-dimensional stacked devices |
US9342443B2 (en) * | 2013-03-15 | 2016-05-17 | Micron Technology, Inc. | Systems and methods for memory system management based on thermal information of a memory system |
-
2014
- 2014-08-27 JP JP2014173067A patent/JP6425462B2/ja active Active
-
2015
- 2015-08-04 US US14/817,777 patent/US10199085B2/en active Active
- 2015-08-26 CN CN201510531518.2A patent/CN105390481A/zh active Pending
Also Published As
Publication number | Publication date |
---|---|
JP2016048592A (ja) | 2016-04-07 |
US10199085B2 (en) | 2019-02-05 |
CN105390481A (zh) | 2016-03-09 |
US20160064063A1 (en) | 2016-03-03 |
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Date | Code | Title | Description |
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A621 | Written request for application examination |
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A131 | Notification of reasons for refusal |
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A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20180322 |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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R150 | Certificate of patent or registration of utility model |
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