KR20230043525A - 반도체 시스템 및 반도체 시스템의 동작 방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 254
- 238000011017 operating method Methods 0.000 title 1
- 238000006243 chemical reaction Methods 0.000 claims abstract description 70
- 230000004044 response Effects 0.000 claims abstract description 4
- 238000001514 detection method Methods 0.000 claims description 28
- 238000012937 correction Methods 0.000 claims description 23
- 238000000034 method Methods 0.000 claims description 13
- 230000004913 activation Effects 0.000 claims description 9
- 230000009849 deactivation Effects 0.000 claims description 7
- 230000005540 biological transmission Effects 0.000 claims description 4
- 230000000903 blocking effect Effects 0.000 claims 1
- 230000000694 effects Effects 0.000 abstract description 5
- 230000002159 abnormal effect Effects 0.000 abstract description 4
- 230000006866 deterioration Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 14
- 230000002779 inactivation Effects 0.000 description 8
- 101150098958 CMD1 gene Proteins 0.000 description 7
- 101100382321 Caenorhabditis elegans cal-1 gene Proteins 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000012546 transfer Methods 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 230000014509 gene expression Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000001151 other effect Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/04—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding disturbances due to temperature effects
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
- G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
- G06F3/0658—Controller construction arrangements
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
- G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
- G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
- G11C11/40615—Internal triggering or timing of refresh, e.g. hidden refresh, self refresh, pseudo-SRAMs
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
- G11C11/40626—Temperature related aspects of refresh operations
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1063—Control signal output circuits, e.g. status or busy flags, feedback command signals
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
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Abstract
반도체 시스템은 반도체 장치, 컨트롤 장치를 포함한다. 반도체 장치는 커맨드 신호에 대응하여 기 설정된 동작을 수행한다. 컨트롤 장치는 제1 온도 정보와 제2 온도 정보가 서로 대응하도록 온도 변환 동작을 제어한다.
Description
본 발명은 반도체 시스템 및 반도체 시스템의 동작 방법에 관한 것으로, 더욱 상세하게는 온도 정보에 따라 기 설정된 동작을 수행하는 반도체 시스템 및 반도체 시스템의 동작 방법에 관한 것이다.
일반적으로 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다. 휘발성 메모리 장치에는 SRAM(Static RAM), DRAM(Dynamic RAM), SDRAM(Synchronous DRAM) 등이 있다. 휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 단점을 가지고 있지만 데이터가 저장되는 메모리 셀에 대한 집적도가 높고 동작 속도가 빠른 장점을 가지고 있다. 불휘발성 메모리 장치에는 ROM(Read Only Memory), PROM(Programmable ROM), EPROM(Electrically Programmable ROM), EEPROM(Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 장점을 가지고 있지만 휘발성 메모리 장치에 비하여 집적도가 낮으며 동작 속도가 느린 단점을 가지고 있다.
요즈음 공정 기술 및 설계 기술이 점점 고도화됨에 따라 반도체 메모리 장치와 이를 제어하기 위한 컨트롤 장치는 작은 면적을 가지는 하나의 칩으로 설계되고 있다. 다시 말하면, 반도체 메모리 장치와 컨트롤 장치가 하나의 반도체 시스템으로 구성될 수 있도록 설계되고 있다. 또한, 반도체 시스템은 반도체 메모리 장치 뿐만 아니라 다양한 기능을 수행하는 반도체 장치와 이를 제어하기 위한 컨트롤 장치로도 구성될 수 있도록 설계되고 있다.
위에서 설명한 바와 같이, 반도체 시스템은 컨트롤 장치를 비롯하여 다양한 종류의 반도체 장치를 포함하고 있다. 여기서, 컨트롤 장치와 반도체 장치 각각은 동작 상황에 따라 서로 다른 온도를 가진다.
예컨대, 반도체 시스템에 구비되는 복수의 반도체 메모리 장치의 경우 인터리빙(interleaving) 동작을 수행하기 때문에 이상적으로는 서로 동일한 온도를 가져야 한다. 하지만, 실질적으로 복수의 반도체 메모리 장치 각각은 서로 다른 온도를 가진다. 뿐만 아니라, 컨트롤 장치 역시 복수의 반도체 메모리 장치 각각과 서로 다른 온도를 가진다. 여기서, 컨트롤 장치와 복수의 반도체 메모리 장치 각각의 온도 차이는 반도체 시스템에 대한 비정상적인 동작을 야기하거나 동작 효율을 저하시키는 요인이 된다.
본 발명의 일 실시예는 온도 정보에 따라 온도 변환 동작을 추가적으로 수행하여 반도체 시스템을 구성하는 컨트롤 장치와 반도체 장치 각각의 온도를 제어할 수 있는 반도체 시스템 및 반도체 시스템의 동작 방법을 제공할 수 있다.
본 발명의 해결과제는 이상에서 언급한 것들에 한정되지 않으며, 언급되지 아니한 다른 해결과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따르면, 커맨드 신호에 대응하여 기 설정된 동작을 수행하는 반도체 장치; 및 상기 반도체 장치의 제1 온도 정보와 자신의 제2 온도 정보에 기초하여 상기 제1 온도 정보와 상기 제2 온도 정보가 서로 대응하도록 자신 및 상기 반도체 장치 중 적어도 하나의 장치에 대한 온도 변환 동작을 제어하는 컨트롤 장치를 포함하는 반도체 시스템이 제공될 수 있다.
본 발명의 일 실시예에 따르면, 반도체 장치와 컨트롤 장치 각각의 온도 정보를 검출하는 단계; 상기 각각의 온도 정보를 비교하는 단계; 및 상기 반도체 장치와 상기 컨트롤 장치 각각의 실제 온도가 서로 대응하도록 상기 반도체 장치와 상기 컨트롤 장치 중 적어도 하나의 장치에 온도 변환 동작을 수행하는 단계를 포함하는 반도체 시스템의 동작 방법이 제공될 수 있다.
본 발명의 일 실시예는 반도체 시스템을 구성하는 컨트롤 장치와 반도체 장치 각각의 온도를 제어함으로써 온도 차이에 따른 비정상적인 동작을 막아주고 동작 효율이 저하되는 것을 최소화할 수 있는 효과가 있다.
본 발명의 효과는 이상에서 언급된 것들에 한정되지 않으며, 언급되지 아니한 다른 효과들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1 은 본 발명의 일 실시예에 따른 반도체 시스템의 구성을 보여주기 위한 블록도이다.
도 2 는 도 1 의 반도체 장치의 구성을 보여주기 위한 블록도이다.
도 3 은 도 1 의 컨트롤 장치의 구성을 보여주기 위한 블록도이다.
도 4 는 도 3 의 기준 온도 정보와 제1 및 제2 온도 정보에 따른 온도 변환 동작을 보여주기 위한 개념도이다.
도 5 는 본 발명의 일 실시예에 따른 반도체 시스템을 보여주기 위한 블록도이다.
도 6 은 도 5 의 복수의 반도체 장치의 구성을 보여주기 위한 블록도이다.
도 7 은 도 5 의 컨트롤 장치의 구성을 보여주기 위한 블록도이다.
도 8 은 본 발명의 일 실시예에 따른 반도체 시스템의 동작 방법을 보여주기 위한 순서도이다.
도 2 는 도 1 의 반도체 장치의 구성을 보여주기 위한 블록도이다.
도 3 은 도 1 의 컨트롤 장치의 구성을 보여주기 위한 블록도이다.
도 4 는 도 3 의 기준 온도 정보와 제1 및 제2 온도 정보에 따른 온도 변환 동작을 보여주기 위한 개념도이다.
도 5 는 본 발명의 일 실시예에 따른 반도체 시스템을 보여주기 위한 블록도이다.
도 6 은 도 5 의 복수의 반도체 장치의 구성을 보여주기 위한 블록도이다.
도 7 은 도 5 의 컨트롤 장치의 구성을 보여주기 위한 블록도이다.
도 8 은 본 발명의 일 실시예에 따른 반도체 시스템의 동작 방법을 보여주기 위한 순서도이다.
본 발명에 관한 설명은 구조적 내지 기능적 설명을 위한 실시예에 불과하므로, 본 발명의 권리범위는 본문에 설명된 실시예에 의하여 제한되는 것으로 해석되어서는 아니된다. 즉, 실시예는 다양한 변경이 가능하고 여러 가지 형태를 가질 수 있으므로 본 발명의 권리범위는 기술적 사상을 실현할 수 있는 균등물들을 포함하는 것으로 이해되어야 한다. 또한, 본 발명에서 제시된 목적 또는 효과는 특정 실시예가 이를 전부 포함하여야 한다거나 그러한 효과만을 포함하여야 한다는 의미는 아니므로, 본 발명의 권리범위는 이에 의하여 제한되는 것으로 이해되어서는 아니 될 것이다.
한편, 본 출원에서 서술되는 용어의 의미는 다음과 같이 이해되어야 할 것이다.
"제1", "제2" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위한 것으로, 이들 용어들에 의해 권리범위가 한정되어서는 아니 된다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
단수의 표현은 문맥상 명백히 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, "포함하다" 또는 "가지다" 등의 용어는 실시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이며, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
각 단계들에 있어 식별부호(예를 들어, a, b, c 등)는 설명의 편의를 위하여 사용되는 것으로 식별부호는 각 단계들의 순서를 설명하는 것이 아니며, 각 단계들은 문맥상 명백하게 특정 순서를 기재하지 않는 이상 명기된 순서와 다르게 일어날 수 있다. 즉, 각 단계들은 명기된 순서와 동일하게 일어날 수도 있고 실질적으로 동시에 수행될 수도 있으며 반대의 순서대로 수행될 수도 있다.
여기서 사용되는 모든 용어들은 다르게 정의되지 않는 한, 본 발명이 속하는 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한 이상적이거나 과도하게 형식적인 의미를 지니는 것으로 해석될 수 없다.
도 1 은 본 발명의 일 실시예에 따른 반도체 시스템(100)의 구성을 보여주기 위한 블록도이다.
도 1 을 참조하면, 반도체 시스템(100)은 반도체 장치(110), 컨트롤 장치(120)를 포함할 수 있다.
우선, 반도체 장치(110)는 커맨드 신호(CMD)에 대응하여 기 설정된 동작을 수행하기 위한 구성일 수 있다. 반도체 장치(110)는 반도체 시스템(100)의 내부에 구성되는 내부 회로일 수 있으며, 예컨대 반도체 메모리 장치 등을 포함할 수 있다. 반도체 장치(110)가 내부 회로인 경우 기 설정된 동작은 내부 회로에 대한 활성화 동작, 비활성화 동작 등을 포함할 수 있다. 그리고 반도체 장치(110)가 반도체 메모리 장치인 경우 기 설정된 동작은 반도체 메모리 장치의 대한 읽기 동작 등을 포함할 수 있다. 또한, 반도체 메모리 장치의 기 설정된 동작은 읽기 동작을 수행하기 위한 활성화 동작, 읽기 동작을 수행하지 않기 위한 비활성화 동작 역시 포함할 수 있다. 여기서, 읽기 동작은 반도체 메모리 장치에 저장된 데이터를 출력하기 위한 동작일 수 있다. 이후 다시 설명하겠지만, 반도체 장치(110)는 기 설정된 동작을 통해 자신의 실제 온도를 높여 주거나 낮춰 줄 수 있다.
다음으로, 컨트롤 장치(120)는 반도체 장치(110)의 제1 온도 정보(INF_T1)와 자신의 제2 온도 정보(INF_T2, 도 3 참조)에 기초하여 자신 및 반도체 장치(110) 중 적어도 하나의 장치에 대한 온도 변환 동작을 제어하기 위한 구성일 수 있다. 여기서, 온도 변환 동작은 기 설정된 동작을 통해 반도체 장치(110)와 컨트롤 장치(120) 중 적어도 하나의 장치에 대한 실제 온도를 높여 주거나 낮춰 주기 위한 동작일 수 있다. 컨트롤 장치(120)의 기 설정된 동작은 입력 구동 동작, 출력 구동 동작 등을 포함할 수 있다. 또한, 컨트롤 장치(120)의 기 설정된 동작은 입력 구동 동작과 출력 구동 동작을 수행하기 위한 활성화 동작, 입력 구동 동작과 출력 구동 동작을 수행하지 않기 위한 비활성화 동작을 포함할 수 있다. 여기서, 입력 구동 동작은 읽기 동작시 컨트롤 장치(120)에 구비되는 입력 회로가 구동되는 동작일 수 있다. 그리고 출력 구동 동작은 쓰기 동작시 컨트롤 장치(120)에 구비되는 출력 회로가 구동되는 동작일 수 있다. 이후 다시 설명하겠지만, 컨트롤 장치(120)는 기 설정된 동작을 통해 자신의 실제 온도를 높여 주거나 낮춰 줄 수 있다.
이어서, 컨트롤 장치(120)는 반도체 장치(110)와 컨트롤 장치(120) 각각에 대한 온도 변환 동작을 제어함으로써 반도체 장치(110)와 컨트롤 장치(120) 각각의 실제 온도를 높여 주거나 낮춰 줄 수 있다. 다시 말하면, 컨트롤 장치(120)는 온도 변환 동작에 기초하여 반도체 장치(110)의 실제 온도와 컨트롤 장치(120)의 실제 온도가 서로 대응하도록 제어할 수 있다. 여기서, 반도체 장치(110)의 실제 온도는 제1 온도 정보(INF_T1)에 대응할 수 있고, 컨트롤 장치(120)의 실제 온도는 제2 온도 정보(INF_T2)에 대응할 수 있다. 따라서, 컨트롤 장치(120)는 자신과 반도체 장치(110) 각각의 온도 변환 동작을 통해 제1 온도 정보(INF_T1)와 제2 온도 정보(INF_T2)가 서로 대응하도록 제어할 수 있다.
이하, 본 발명의 일 실시예에 따른 반도체 시스템(100)의 온도 변환 동작에 대하여 살펴보기로 한다.
만약, 반도체 장치(110)의 온도가 낮은 경우 컨트롤 장치(120)는 커맨드 신호(CMD)를 통해 반도체 장치(110)가 예컨대, 활성화 동작을 수행하도록 제어할 수 있다. 따라서, 반도체 장치(110)의 실제 온도는 높아질 수 있다. 그리고 반도체 장치(110)의 온도가 높은 경우 컨트롤 장치(120)는 커맨드 신호(CMD)를 통해 반도체 장치(110)가 비활성화 동작을 수행하도록 제어할 수 있다. 따라서, 반도체 장치(110)의 실제 온도는 낮아질 수 있다.
그리고 만약, 컨트롤 장치(120)의 온도가 낮은 경우 컨트롤 장치(120)는 자신에 대하여 예컨대, 활성화 동작을 수행하도록 제어할 수 있다. 따라서, 컨트롤 장치(120)의 실제 온도는 높아질 수 있다. 그리고 컨트롤 장치(120)의 온도가 높은 경우 컨트롤 장치(120)는 자신에 대하여 비활성화 동작을 수행하도록 제어할 수 있다. 따라서, 컨트롤 장치(120)의 실제 온도는 낮아질 수 있다.
정리하면, 반도체 시스템(100)은 반도체 장치(110)와 컨트롤 장치(120) 각각의 실제 온도가 서로 대응하도록 반도체 장치(110)와 컨트롤 장치(120) 각각의 온도 변환 동작을 제어할 수 있다.
본 발명의 일 실시예에 따른 반도체 시스템(100)은 반도체 장치(110)의 제1 온도 정보(INF_T1)와 컨트롤 장치(120)의 제2 온도 정보(INF_T2)에 기초하여 반도체 장치(110)와 컨트롤 장치(120) 각각의 실제 온도가 서로 대응하도록 제어할 수 있다. 따라서, 반도체 시스템(100)은 반도체 장치(110)와 컨트롤 장치(120)의 실제 온도가 서로 대응하지 않기 때문에 발생하는 비정상적인 동작을 막아줄 수 있고 동작 효율이 저하되는 것을 최소화할 수 있다.
도 2 는 도 1 의 반도체 장치(110)의 구성을 보여주기 위한 블록도이다. 이하, 설명의 편의를 위하여, 반도체 장치(110)가 읽기 동작을 수행할 수 있는 반도체 메모리 장치인 것을 일례로 하였다.
도 2 를 참조하면, 반도체 장치(110)는 읽기 제어 회로(210), 온도 감지 회로(220)를 포함할 수 있다.
우선, 읽기 제어 회로(210)는 커맨드 신호(CMD)에 기초하여 읽기 동작을 제어하기 위한 구성일 수 있다. 읽기 제어 회로(210)는 노말 동작시 커맨드 신호(CMD)에 기초하여 메모리 셀 어레이 회로(330)에 저장된 데이터에 대한 읽기 동작을 제어할 수 있다. 그리고 읽기 제어 회로(210)는 온도 변환 동작시 커맨드 신호(CMD)에 기초하여 임의의 데이터에 대한 읽기 동작을 제어할 수 있다. 여기서, 임의의 데이터는 예컨대, 메모리 셀 어레이 회로(330)에 저장된 데이터이거나 읽기 제어 회로(210)에서 생성된 데이터를 포함할 수 있다.
여기서, 읽기 제어 회로(210)가 읽기 동작을 수행하는 경우 반도체 장치(110)의 실제 온도는 높아 질 수 있다. 그리고 읽기 제어 회로(210)가 비활성화 동작을 수행하는 경우 반도체 장치(110)의 실제 온도는 낮아질 수 있다. 그리고 읽기 제어 회로(210)는 온도 변환 동작시 수행되는 읽기 동작에서 컨트롤 장치(120, 도 1 참조)와 연결된 데이터(DAT)의 전달 경로를 차단할 수 있다. 다시 말하면, 반도체 장치(110)와 컨트롤 장치(120)는 온도 변환 동작시 서로 연결된 데이터(DAT)의 전달 경로가 차단될 수 있다.
다음으로, 온도 감지 회로(220)는 반도체 장치(110)의 실제 온도를 감지하여 제1 온도 정보(INF_T1)로 출력하기 위한 구성일 수 있다. 위에서 설명하였듯이, 반도체 장치(110)는 읽기 동작을 수행할 수 있는 반도체 메모리 장치가 될 수 있다. 따라서, 온도 감지 회로(220)는 반도체 메모리 장치의 실제 온도를 감지하여 실제 온도에 대응하는 제1 온도 정보(INF_T1)를 출력할 수 있다.
위와 같은 구성을 통해, 반도체 장치(110)는 온도 변환 동작시 자신의 실제 온도를 제어할 수 있다. 다시 말하면, 반도체 장치(110)는 온도 변환 동작시 읽기 동작에 대한 활성화 동작을 통해 자신의 실제 온도를 높여 줄 수 있다. 그리고 반도체 장치(110)는 온도 변환 동작시 읽기 동작에 대한 비활성화 동작을 통해 자신의 실제 온도를 낮춰 줄 수 있다.
본 발명의 일 실시예에 따른 반도체 시스템(100)은 온도 변환 동작을 통해 반도체 장치(110)의 실제 온도를 제어할 수 있다.
한편, 읽기 제어 회로(210)는 읽기 동작을 제어하기 위한 제어 회로, 구동 회로 등 다양한 회로들이 포함될 수 있다. 또한, 읽기 제어 회로(210)는 에러 정정 회로(Error Correction Circuit)를 포함할 수 있다. 여기서, 에러 정정 회로는 에러 정정 동작을 수행할 수 있다. 에러 정정 동작은 반도체 메모리 장치에 저장된 데이터에 대한 에러를 검출하고 이를 보정하기 위한 동작일 수 있다. 그래서 에러 정정 회로의 에러 정정 동작이 수행되면 반도체 장치(110)의 실제 온도는 높아 질 수 있다. 그리고 에러 정정 회로의 에러 정정 동작이 수행되지 않으면 반도체 장치(110)의 실제 온도는 낮아질 수 있다. 다시 말하면, 본 발명의 일 실시예에 따른 반도체 시스템(100)은 에러 정정 회로의 에러 정정 동작 여부에 따라 반도체 장치(110)의 실제 온도를 제어할 수 있다.
이어서, 읽기 제어 회로(210)는 온도 변환 동작의 일환으로 에러 정정 동작을 수행할 수 있다. 다시 말하면, 읽기 제어 회로(210)는 반도체 장치(110)의 실제 온도를 높여 주기 위하여 에러 정정 동작을 수행하지만, 이와 함께 메모리 셀 어레이 회로(230)에 저장된 데이터에 대한 에러 정정 동작 역시 수행될 수 있다. 따라서, 본 발명의 일 실시예에 따른 반도체 시스템(100)은 온도 변환 동작시 메모리 셀 어레이 회로(230)에 저장된 데이터에 대한 에러 보정이 추가적으로 이루어 질 수 있다.
도 3 은 도 1 의 컨트롤 장치(120)의 구성을 보여주기 위한 블록도이다.
도 3 을 참조하면, 컨트롤 장치(120)는 온도 감지 회로(310), 온도 비교 회로(320), 입출력 구동 회로(330), 및 커맨드 생성 회로(340)를 포함할 수 있다.
우선, 온도 감지 회로(310)는 컨트롤 장치(120)의 온도를 감지하여 제2 온도 정보(INF_T2)로 출력하기 위한 구성일 수 있다.
다음으로, 온도 비교 회로(320)는 제1 온도 정보(INF_T1)와 제2 온도 정보(INF_T2)를 비교하여 검출 신호(DET)를 생성하기 위한 구성일 수 있다. 온도 비교 회로(320)는 기준 온도 정보(INF_RT)를 제공받아 제1 온도 정보(INF_T1)와 제2 온도 정보(INF_T2)를 비교할 수 있다. 기준 온도 정보(INF_RT)와 제1 및 제2 온도 정보(INF_T1, INF_T2)의 관계 및 그에 따른 비교 동작은 도 4 에서 자세히 살펴보기로 한다.
다음으로, 입출력 구동 회로(330)는 검출 신호(DET)에 기초하여 입력 구동 동작 및 출력 구동 동작 중 적어도 하나의 구동 동작을 수행하기 위한 구성일 수 있다. 입출력 구동 회로(330)는 입력 회로(도시되지 않음) 및 출력 회로(도시되지 않음)를 포함할 수 있다. 입출력 구동 회로(330)는 노말 동작시 커맨드 신호(CMD)에 기초하여 데이터(DAT)를 입력 받는 읽기 동작을 수행할 수 있고 데이터(DAT)를 출력하는 쓰기 동작을 수행할 수 있다. 그리고 입출력 구동 회로(330)는 온도 변환 동작시 검출 신호(DET)에 기초하여 임의의 데이터에 대한 입력 구동 동작 및 출력 구동 동작을 수행할 수 있다.
여기서, 입출력 구동 회로(330)가 입력 구동 동작 및 출력 구동 동작을 수행하는 경우 컨트롤 장치(120)의 실제 온도는 높아 질 수 있다. 그리고 입출력 구동 회로(330)가 비활성화 동작을 수행하는 경우 컨트롤 장치(120)의 실제 온도는 낮아 질 수 있다. 그리고 입출력 구동 회로(330)는 온도 변환 동작시 수행되는 입력 구동 동작 및 출력 구동 동작에서 반도체 장치(110, 도 1 참조)와 연결된 데이터(DAT)의 전달 경로를 차단할 수 있다. 다시 말하면, 컨트롤 장치(120)와 반도체 장치(110)는 온도 변환 동작시 서로 연결된 데이터(DAT)의 전달 경로가 차단될 수 있다.
다음으로, 커맨드 생성 회로(340)는 검출 신호(DET)에 기초하여 커맨드 신호(CMD)를 생성하기 위한 구성일 수 있다. 여기서, 커맨드 생성 회로(340)는 온도 변환 동작시 예컨대, 반도체 메모리 장치를 포함하는 반도체 장치(110)의 읽기 동작을 커맨드 신호(CMD)에 기초하여 제어할 수 있다. 참고로, 커맨드 생성 회로(340)는 노말 동작시 반도체 장치(110)의 읽기 동작 및 입출력 구동 회로(330)의 읽기 동작을 위한 커맨드 신호(CMD)를 생성할 수 있다.
위와 같은 구성을 통해, 컨트롤 장치(120)는 온도 변환 동작시 자신의 실제 온도를 제어할 수 있다. 다시 말하면, 컨트롤 장치(120)는 온도 변환 동작시 입력 구동 동작 및 출력 구동 동작에 대한 활성화 동작을 통해 자신의 실제 온도를 높여 줄 수 있다. 그리고 컨트롤 장치(120)는 입력 구동 동작 및 출력 구동 동작에 대한 비활성화 동작을 통해 자신의 실제 온도를 낮춰 줄 수 있다. 또한, 컨트롤 장치(120)는 온도 변환 동작시 반도체 장치(110)의 읽기 동작을 통해 반도체 장치(110)의 실제 온도를 높여 주거나 낮춰 줄 수 있다.
본 발명의 일 실시예에 따른 반도체 시스템(100)은 온도 변환 동작시 반도체 장치(110)와 컨트롤 장치(120)의 실제 온도를 제어할 수 있다.
한편, 입력 구동 회로(330)는 도 2 의 읽기 제어 회로(210)와 마찬가지로 에러 정정 회로(도시되지 않음)를 포함할 수 있다. 그래서 에러 정정 회로의 에러 정정 동작이 수행되면 컨트롤 장치(120)의 실제 온도는 높아 질 수 있다. 그리고 에러 정정 회로의 에러 정정 동작이 수행되지 않으면 컨트롤 장치(120)의 실제 온도는 낮아질 수 있다. 다시 말하면, 본 발명의 일 실시예에 따른 반도체 시스템(100)은 에러 정정 회로의 에러 정정 동작 여부에 따라 컨트롤 장치(120)의 실제 온도를 제어할 수 있다.
도 4 는 도 3 의 기준 온도 정보(INF_RT)와 제1 및 제2 온도 정보(INF_T1, INF_T2)에 따른 온도 변환 동작을 보여주기 위한 개념도이다.
우선, 도 4 의 (A1), (A2), (B1), 및 (B2)는 도 3 의 온도 비교 회로(320)가 기준 온도 정보(INF_RT)를 입력 받아 비교 동작을 수행하는 경우 일 수 있다. 이때, 온도 비교 회로(320)는 제1 온도 정보(INF_T1)와 제2 온도 정보(INF_T2) 중 기준 온도 정보(INF_RT)에 가까운 온도 정보를 기준으로 검출 신호(DET)를 생성할 수 있다.
도 4 의 (A1)은 제1 온도 정보(INF_T1)와 제2 온도 정보(INF_T2)가 기준 온도 정보(INF_RT) 보다 높게 형성되고, 제2 온도 정보(INF_T2)가 제1 온도 정보(INF_T1) 보다 높게 형성된 경우 일 수 있다. 다시 말하면, 제2 온도 정보(INF_T2)에 대응하는 컨트롤 장치(120)의 실제 온도는 제1 온도 정보(INF_T1)에 대응하는 반도체 장치(110)의 실제 온도 보다 높을 수 있다. 이때, 도 3 의 온도 비교 회로(320)는 제1 온도 정보(INF_T1)와 제2 온도 정보(INF_T2) 중 기준 온도 정보(INF_RT)에 가까운 제1 온도 정보(INF_T1)를 기준으로 검출 신호(DET)를 생성할 수 있다. 도 4 의 (A1)에서는 제2 온도 정보(INF_T2)가 제1 온도 정보(INF_T1) 보다 높게 형성되어 있기 때문에 반도체 시스템(100)은 제2 온도 정보(INF_T2)를 낮추기 위한 온도 변환 동작을 수행할 수 있다. 다시 말하면, 도 3 의 입출력 구동 회로(330)는 검출 신호(DET)에 기초하여 비활성화 동작을 수행할 수 있다. 그 결과 컨트롤 장치(120)의 온도는 낮아 질 수 있다. 따라서, 컨트롤 장치(120)의 실제 온도에 대응하는 제2 온도 정보(INF_T2)는 제1 온도 정보(INF_T1) 방향으로 낮아 질 수 있다.
도 4 의 (A2)는 제1 온도 정보(INF_T1)와 제2 온도 정보(INF_T2)가 기준 온도 정보(INF_RT) 보다 높게 형성되고, 제1 온도 정보(INF_T1)가 제2 온도 정보(INF_T2) 보다 높게 형성된 경우 일 수 있다. 다시 말하면, 제1 온도 정보(INF_T1)에 대응하는 반도체 장치(110)의 실제 온도는 제2 온도 정보(INF_T2)에 대응하는 컨트롤 장치(120)의 실제 온도 보다 높을 수 있다. 이때, 도 3 의 온도 비교 회로(320)는 제1 온도 정보(INF_T1)와 제2 온도 정보(INF_T2) 중 기준 온도 정보(INF_RT)에 가까운 제2 온도 정보(INF_T2)를 기준으로 검출 신호(DET)를 생성할 수 있다. 도 4 의 (A2)에서는 제1 온도 정보(INF_T1)가 제2 온도 정보(INF_T2) 보다 높게 형성되어 있기 때문에 반도체 시스템(100)은 제1 온도 정보(INF_T1)를 낮추기 위한 온도 변환 동작을 수행할 수 있다. 다시 말하면, 도 3 의 커맨드 생성 회로(340)는 검출 신호(DET)에 기초하여 커맨드 신호(CMD)를 생성할 수 있고, 도 2 의 읽기 제어 회로(210)는 커맨드 신호(CMD)에 기초하여 비활성화 동작을 수행할 수 있다. 그 결과 반도체 장치(110)의 온도는 낮아 질 수 있다. 따라서, 반도체 장치(110)의 실제 온도에 대응하는 제1 온도 정보(INF_T1)는 제2 온도 정보(INF_T2) 방향으로 낮아 질 수 있다.
도 4 의 (B1)은 제1 온도 정보(INF_T1)와 제2 온도 정보(INF_T2)가 기준 온도 정보(INF_RT) 보다 낮게 형성되고, 제2 온도 정보(INF_T2)가 제1 온도 정보(INF_T1) 보다 낮게 형성된 경우 일 수 있다. 이때, 도 3 의 온도 비교 회로(320)는 제1 온도 정보(INF_T1)와 제2 온도 정보(INF_T2) 중 기준 온도 정보(INF_RT)에 가까운 제1 온도 정보(INF_T1)를 기준으로 검출 신호(DET)를 생성할 수 있다. 도 4 의 (B1)에서는 제2 온도 정보(INF_T2)가 제1 온도 정보(INF_T1) 보다 낮게 형성되어 있기 때문에 반도체 시스템(100)은 제2 온도 정보(INF_T2)를 높이기 위한 온도 변환 동작을 수행할 수 있다. 다시 말하면, 도 3 의 입출력 구동 회로(330)는 검출 신호(DET)에 기초하여 입력 구동 동작 및 출력 구동 동작을 수행할 수 있다. 그 결과 컨트롤 장치(120)의 온도는 높아 질 수 있다. 따라서, 컨트롤 장치(120)의 실제 온도에 대응하는 제2 온도 정보(INF_T2)는 제1 온도 정보(INF_T1) 방향으로 높아질 수 있다.
도 4 의 (B2)는 제1 온도 정보(INF_T1)가 제2 온도 정보(INF_T2) 보다 낮게 형성된 경우 일 수 있다. 이때, 반도체 시스템(100)은 제1 온도 정보(INF_T1)를 높이기 위한 온도 변환 동작을 수행할 수 있다. 다시 말하면, 도 3 의 커맨드 생성 회로(340)는 검출 신호(DET)에 기초하여 커맨드 신호(CMD)를 생성할 수 있고, 도 2 의 읽기 제어 회로(210)는 커맨드 신호(CMD)에 기초하여 읽기 동작을 수행할 수 있다. 그 결과 반도체 장치(110)의 온도는 높아 질 수 있다. 따라서, 반도체 장치(110)의 실제 온도에 대응하는 제1 온도 정보(INF_T1)는 제2 온도 정보(INF_T2) 방향으로 높아 질 수 있다.
다음으로, 도 4 의 (C1), (C2), (D1), 및 (D2)는 기준 온도 정보(INF_RT)가 예정된 범위를 가지는 경우일 수 있다. 다시 말하면, 도 3 의 온도 비교 회로(320)는 예정된 범위를 가지는 기준 온도 정보(INF_RT)를 입력 받아 비교 동작을 수행할 수 있다. 이때, 온도 비교 회로(320)는 제1 온도 정보(INF_T1)와 제2 온도 정보(INF_T2) 중 기준 온도 정보(INF_RT)의 예정된 범위에 포함된 온도 정보를 기준으로 검출 신호(DET)를 생성할 수 있다.
도 4 의 (C1)은 제1 온도 정보(INF_T1)가 기준 온도 정보(INF_RT)의 예정된 범위에 포함된 경우일 수 있다. 이때, 도 3 의 온도 비교 회로(320)는 제1 온도 정보(INF_T1)를 기준으로 검출 신호(DET)를 생성할 수 있다. 그리고 도 4 의 (C1)에서는 제2 온도 정보(INF_T2)가 제1 온도 정보(INF_T1) 보다 높게 형성될 수 있다. 따라서, 반도체 시스템(100)은 제2 온도 정보(INF_T2)를 제1 온도 정보(INF_T1) 방향으로 낮춰 주기 위한 온도 변환 동작을 수행할 수 있다.
도 4 의 (C2)는 제2 온도 정보(INF_T2)가 기준 온도 정보(INF_RT)의 예정된 범위에 포함된 경우일 수 있다. 이때, 도 3 의 온도 비교 회로(320)는 제2 온도 정보(INF_T2)를 기준으로 검출 신호(DET)를 생성할 수 있다. 그리고 도 4 의 (C2)에서는 제1 온도 정보(INF_T1)가 제2 온도 정보(INF_T2) 보다 높게 형성될 수 있다. 따라서, 반도체 시스템(100)은 제1 온도 정보(INF_T1)를 제2 온도 정보(INF_T2) 방향으로 낮춰 주기 위한 온도 변환 동작을 수행할 수 있다.
도 4 의 (D1)은 제1 온도 정보(INF_T1)가 기준 온도 정보(INF_RT)의 예정된 범위에 포함된 경우일 수 있다. 여기서, 제2 온도 정보(INF_T2)는 제1 온도 정보(INF_T1) 보다 낮게 형성될 수 있다. 따라서, 반도체 시스템(100)은 제2 온도 정보(INF_T2)를 제1 온도 정보(INF_T1) 방향으로 높여 주기 위한 온도 변환 동작을 수행할 수 있다.
도 4 의 (D2)는 제2 온도 정보(INF_T2)가 기준 온도 정보(INF_RT)의 예정된 범위에 포함된 경우일 수 있다. 여기서, 제1 온도 정보(INF_T1)는 제2 온도 정보(INF_T2) 보다 낮게 형성될 수 있다. 따라서, 반도체 시스템(100)은 제1 온도 정보(INF_T1)를 제2 온도 정보(INF_T2) 방향으로 높여 주기 위한 온도 변환 동작을 수행할 수 있다.
도 5 는 본 발명의 일 실시예에 따른 반도체 시스템(500)을 보여주기 위한 블록도이다.
도 5 를 참조하면, 반도체 시스템(500)은 복수의 반도체 장치(510), 컨트롤 장치(520)를 포함할 수 있다.
우선, 복수의 반도체 장치(510)는 커맨드 신호(CMD_1 ~ CMD_n, 여기서, n 은 2 이상의 자연수)를 각각 입력 받을 수 있다. 여기서, 복수의 반도체 장치(510)는 n 개인 것을 일례로 하였다. 다시 말하면, 복수의 반도체 장치(510)는 제1 내지 제n 반도체 장치(510_1 ~ 510_n)을 포함할 수 있다. 그리고 제1 내지 제n 반도체 장치(510_1 ~ 510_n) 각각은 제1 내지 제n 커맨드 신호(CMD_1 ~ CMD_n) 각각을 입력 받아 기 설정된 동작을 수행할 수 있다. 참고적으로, 도 5 의 제1 내지 제n 반도체 장치(510_1 ~ 510_n) 각각은 도 1 의 반도체 장치(110)에 대응하는 구성일 수 있다.
다음으로, 컨트롤 장치(520)는 복수의 반도체 장치(510) 각각에서 제공되는 제1 온도 정보(INF_T1)에 기초하여 복수의 반도체 장치(510) 각각에 대한 온도 변환 동작을 제어하기 위한 구성일 수 있다. 도 5 의 컨트롤 장치(520)는 도 1 의 컨트롤 장치(120)에 대응할 수 있다. 따라서, 컨트롤 장치(520)는 복수의 반도체 장치(510) 각각에 대한 온도 변환 동작뿐만 아니라 자신에 대한 온도 변환 동작 역시 제어할 수 있다.
여기서, 제1 온도 정보(INF_T1)는 복수의 반도체 장치(510) 각각의 실제 온도에 대응하는 정보를 포함할 수 있다. 그리고 제1 온도 정보(INF_T1)는 복수의 반도체 장치(510) 각각을 식별하기 위한 정보를 포함할 수 있다. 다시 말하면, 복수의 반도체 장치(510) 중 제1 반도체 장치(510_1)는 제1 반도체 장치(510_1)의 실제 온도에 대응하는 정보와 함께 제1 반도체 장치(510_1)를 식별하기 위한 정보를 제1 온도 정보(INF_T1)로 출력할 수 있다. 그리고 제n 반도체 장치(510_n)는 제n 반도체 장치(510_n)의 실제 온도에 대응하는 정보와 제n 반도체 장치(510_n)를 식별하기 위한 정보를 제1 온도 정보(INF_T1)로 출력할 수 있다.
참고로, 도 5 에서는 제1 내지 제n 반도체 장치(510_1 ~ 510_n) 각각의 실제 온도에 대응하는 정보와 식별을 위한 정보를 하나의 제1 온도 정보(INF_T1)를 통해 시분할하여 컨트롤 장치(520)로 전달하는 것을 일례로 하였다. 하지만, 본 실시예에 따른 반도체 시스템(500)은 제1 내지 제n 반도체 장치(510_1 ~ 510_n) 각각의 제1 온도 정보(INF_T1)를 병렬 연결된 복수의 전송 라인(도시되지 않음)을 통해 컨트롤 장치(520)로 전달할 수 있다.
한편, 위에서 설명하였듯이, 제1 내지 제n 반도체 장치(510_1 ~ 510_n)와 컨트롤 장치(520)는 동작 상황에 따라 서로 다른 온도를 가질 수 있다. 이때, 컨트롤 장치(520)는 제1 내지 제n 반도체 장치(510_1 ~ 510_n) 각각의 제1 온도 정보(INF_T1)와 이후 설명될 컨트롤 장치(520)의 제2 온도 정보(INF_T2)에 기초하여 제1 내지 제n 반도체 장치(510_1 ~ 510_n)와 컨트롤 장치(220) 각각에 대한 온도 변환 동작을 제어할 수 있다. 도 1 에서 설명하였듯이, 온도 변환 동작은 제1 온도 정보(INF_T1)와 제2 온도 정보(INF_T2)가 서로 대응하도록 하기 위한 동작일 수 있다. 따라서, 반도체 시스템(500)은 온도 변환 동작을 통해 제1 내지 제n 반도체 장치(510_1 ~ 510_n)와 컨트롤 장치(520) 각각의 실제 온도가 서로 대응할 수 있도록 제어할 수 있다.
본 발명의 일 실시예에 따른 반도체 시스템(500)은 온도 변환 동작을 통해 복수의 반도체 장치(510)와 컨트롤 장치(520) 각각의 실제 온도가 서로 대응하도록 제어할 수 있다.
도 6 은 도 5 의 복수의 반도체 장치(510)의 구성을 보여주기 위한 블록도이다. 설명의 편의를 위하여, 도 6 에는 복수의 반도체 장치(510)인 제1 내지 제n 반도체 장치(510_1 ~ 510_n) 중 제1 반도체 장치(510_1)를 대표로 도시하였다. 그리고 도 6 에는 제1 반도체 장치(510_1)가 읽기 동작을 수행할 수 있는 반도체 메모리 장치인 것을 일례로 하였다.
도 6 을 참조하면, 제1 반도체 장치(510_1)는 읽기 제어 회로(610), 온도 감지 회로(620), 및 정보 추가 회로(630)를 포함할 수 있다.
우선, 읽기 제어 회로(610)는 제1 커맨드 신호(CMD_1)에 기초하여 읽기 동작을 제어하기 위한 구성일 수 있다. 읽기 제어 회로(610)는 노말 동작시 메모리 셀 어레이 회로(640)에 저장된 데이터에 대한 읽기 동작을 제어할 수 있다. 그리고 읽기 제어 회로(610)는 온도 변환 동작시 임의의 데이터에 대한 읽기 동작을 제어할 수 있다. 여기서, 임의의 데이터는 예컨대, 메모리 셀 어레이 회로(640)에 저장된 데이터이거나 읽기 제어 회로(610)에서 생성된 데이터를 포함할 수 있다. 읽기 제어 회로(610)에서 읽기 동작을 수행하는 경우 제1 반도체 장치(510_1)의 실제 온도는 높아질 수 있다.
다음으로, 온도 감지 회로(620)는 제1 반도체 장치(510_1)의 실제 온도를 감지하여 온도 정보(INF_T)를 출력하기 위한 구성일 수 있다. 위에서 설명하였듯이, 제1 반도체 장치(510_1)는 읽기 동작을 수행할 수 있는 반도체 메모리 장치가 될 수 있다. 따라서, 온도 감지 회로(520)는 반도체 메모리 장치의 온도를 감지하여 온도 정보(INF_T)를 출력할 수 있다.
다음으로, 정보 추가 회로(630)는 제1 반도체 장치(510_1)에 대응하는 식별 정보(INF_ID)를 온도 정보(INF_T)에 추가하여 제1 온도 정보(INF_T1)를 출력하기 위한 구성일 수 있다. 제1 온도 정보(INF_T1)에 추가된 식별 정보(INF_ID)에 대한 활용은 도 7 에서 알아보기로 한다.
위와 같은 구성을 통해, 제1 반도체 장치(510_1)는 온도 변환 동작시 자신의 실제 온도를 제어할 수 있다. 다시 말하면, 제1 반도체 장치(510_1)는 온도 변환 동작시 읽기 동작에 대한 활성화 동작을 통해 자신의 실제 온도를 높여 줄 수 있다. 그리고 제1 반도체 장치(510_1)는 온도 변환 동작시 읽기 동작에 대한 비활성화 동작을 통해 자신의 실제 온도를 낮춰 줄 수 있다.
본 발명의 일 실시예에 따른 반도체 시스템(500)은 온도 변환 동작을 통해 제1 반도체 장치(510_1)의 실제 온도를 제어할 수 있다. 다시 말하면, 반도체 시스템(500)은 온도 변환 동작을 통해 제1 내지 제n 반도체 장치(510_1 ~ 510_n) 각각의 실제 온도를 제어할 수 있다.
도 7 은 도 5 의 컨트롤 장치(520)의 구성을 보여주기 위한 블록도이다.
도 7 을 참조하면, 컨트롤 장치(520)는 온도 감지 회로(710), 온도 비교 회로(720), 입출력 구동 회로(730), 및 커맨드 생성 회로(740)를 포함할 수 있다.
우선, 온도 감지 회로(710)는 컨트롤 장치(520)의 온도를 감지하여 제2 온도 정보(INF_T2)를 출력하기 위한 구성일 수 있다.
다음으로, 온도 비교 회로(720)는 제1 온도 정보(INF_T1)와 제2 온도 정보(INF_T2)를 비교하여 검출 신호(DET)를 생성하기 위한 구성일 수 있다. 온도 비교 회로(720)는 기준 온도 정보(INF_RT)를 제공받아 제1 온도 정보(INF_T1)와 제2 온도 정보(INF_T2)를 비교할 수 있다. 기준 온도 정보(INF_RT)와 제1 및 제2 온도 정보(INF_T1, INF_T2)의 관계 및 그에 따른 비교 동작은 도 4 에서 이미 설명하였기 때문에 생략하기로 한다.
다음으로, 입출력 구동 회로(730)는 검출 신호(DET)에 기초하여 입력 구동 동작 및 출력 구동 동작 중 적어도 하나의 구동 동작을 수행하기 위한 구성일 수 있다. 입출력 구동 회로(730)는 입력 회로(도시되지 않음) 및 출력 회로(도시되지 않음)를 포함할 수 있다. 입출력 구동 회로(730)는 노말 동작시 제1 커맨드 신호(CMD_1)에 기초하여 데이터(DAT)를 입력 받는 읽기 동작을 수행할 수 있고 데이터(DAT)를 출력하는 쓰기 동작을 수행할 수 있다. 그리고 입출력 구동 회로(730)는 온도 변환 동작시 검출 신호(DET)에 기초하여 임의의 데이터에 대한 입력 구동 동작 및 출력 구동 동작을 수행할 수 있다. 여기서, 입출력 구동 회로(730)가 입력 구동 동작 및 출력 구동 동작을 수행하는 경우 컨트롤 장치(520)의 실제 온도는 높아 질 수 있다. 그리고 입출력 구동 회로(730)가 비활성화 동작을 수행하는 경우 컨트롤 장치(520)의 실제 온도는 낮아 질 수 있다.
다음으로, 커맨드 생성 회로(740)는 제1 온도 정보(INF_T1)와 검출 신호(DET)에 기초하여 복수의 반도체 장치(510, 도 5 참조) 각각에 대응하는 복수의 커맨드 신호(CMD_1 ~ CMD_n)를 생성하기 위한 구성일 수 있다. 여기서, 커맨드 생성 회로(740)는 복수의 반도체 장치(510)인 제1 내지 제n 반도체 장치(510_1 ~ 510_n) 각각에 대응하는 제1 내지 제n 커맨드 신호(COM_1~COM_n)를 생성할 수 있다. 여기서, 커맨드 생성 회로(740)는 온도 변환 동작시 제1 온도 정보(INF_T1)에 포함된 식별 정보(INF_ID)에 기초하여 제1 내지 제n 커맨드 신호(CMD_1 ~ CMD_n)를 생성할 수 있다. 따라서, 제1 내지 제n 반도체 장치(510_1 ~ 510_n) 각각은 제1 내지 제n 커맨드 신호(CMD_1 ~ CMD_n) 각각에 기초하여 온도 변환 동작에 따른 읽기 동작을 수행할 수 있다.
이러한 구성을 통해, 본 발명의 일 실시예에 따른 반도체 시스템(500)은 복수의 반도체 장치(510)와 컨트롤 장치(520) 각각의 실제 온도를 제어할 수 있다.
도 8 은 본 발명의 일 실시예에 따른 반도체 시스템의 동작 방법(800)을 보여주기 위한 순서도이다. 설명의 편의를 위하여, 도 1 의 반도체 시스템(100)을 기준으로 설명하기로 한다.
도 1 및 도 8 을 참조하면, 반도체 시스템(100)의 동작 방법(800)은 반도체 장치(110)와 컨트롤 장치(120) 각각의 온도 정보를 검출하는 단계(S810), 각각의 온도 정보를 비교하는 단계(S820), 및 해당 장치에 온도 변환 동작을 수행하는 단계(S830)를 포함할 수 있다.
우선, 반도체 장치(110)와 컨트롤 장치(120) 각각의 온도 정보를 검출하는 단계(S810)는 반도체 장치(110)의 실제 온도에 대응하는 제1 온도 정보(INF_T1)와 컨트롤 장치(120)의 실제 온도에 대응하는 제2 온도 정보(INF_T2)를 검출하기 위한 단계일 수 있다. 반도체 장치(110)와 컨트롤 장치(120) 각각의 온도 정보를 검출하는 단계(S810)는 도 2 의 온도 감지 회로(220)와 도 3 의 온도 감지 회로(310)에서 수행할 수 있다. 여기서, 도 2 의 온도 감지 회로(220)는 반도체 장치(110)의 실제 온도에 대응하는 제1 온도 정보(INF_T1)를 출력할 수 있다. 도 3 의 온도 감지 회로(310)는 컨트롤 장치(120)의 실제 온도에 대응하는 제2 온도 정보(INF_T2)를 출력할 수 있다.
다음으로, 각각의 온도 정보를 비교하는 단계(S820)는 반도체 장치(110)에 대응하는 제1 온도 정보(INF_T1)와 컨트롤 장치(120)에 대응하는 제2 온도 정보(INF_T2)를 비교하기 위한 단계일 수 있다. 각각의 온도 정보를 비교하는 단계(S820)는 도 3 의 온도 비교 회로(320)에서 수행할 수 있다. 도 3 의 온도 비교 회로(320)는 제1 온도 정보(INF_T1)와 제2 온도 정보(INF_T2)를 비교하여 검출 신호(DET)를 생성할 수 있다.
다음으로, 해당 장치에 온도 변환 동작을 수행하는 단계(S830)는 반도체 장치(110)와 컨트롤 장치(120) 각각의 실제 온도가 서로 대응하도록 반도체 장치(110)와 컨트롤 장치(120) 중 적어도 하나의 장치에 온도 변환 동작을 수행하기 위한 단계일 수 있다. 해당 장치에 온도 변환 동작을 수행하는 단계(S830)는 도 2 의 읽기 제어 회로(210)와 도 3 의 입출력 구동 회로(330)에서 수행할 수 있다. 도 2 의 읽기 제어 회로(210)는 검출 신호(DET)에 따라 생성되는 커맨드 신호(CMD)에 기초하여 읽기 동작을 수행할 수 있다. 반도체 장치(110)는 이렇게 수행되는 읽기 동작을 통해 실제 온도가 제어될 수 있다. 그리고 도 3 의 입출력 구동 회로(330)는 검출 신호(DET)에 기초하여 입력 구동 동작 및 출력 구동 동작을 수행할 수 있다. 컨트롤 장치(120)는 이렇게 수행되는 입력 구동 동작 및 출력 구동 동작을 통해 실제 온도가 제어될 수 있다.
본 발명의 일 실시예에 따른 반도체 시스템 동작 방법(800)은 반도체 장치(110)의 실제 온도와 컨트롤 장치(120)의 실제 온도가 서로 대응하도록 제어할 수 있다.
본 명세서에서 설명되는 실시예와 첨부된 도면은 본 발명에 포함되는 기술적 사상의 일부를 예시적으로 설명하는 것에 불과하다. 따라서, 본 명세서에 개시된 실시예는 본 발명의 기술적 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아님은 자명하다. 본 발명의 명세서 및 도면에 포함된 기술적 사상의 범위 내에서 당업자가 용이하게 유추할 수 있는 변형예와 구체적인 실시예는 모두 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100 : 반도체 장치
120 : 컨트롤 장치
Claims (20)
- 커맨드 신호에 대응하여 기 설정된 동작을 수행하는 반도체 장치; 및
상기 반도체 장치의 제1 온도 정보와 자신의 제2 온도 정보에 기초하여 상기 제1 온도 정보와 상기 제2 온도 정보가 서로 대응하도록 자신 및 상기 반도체 장치 중 적어도 하나의 장치에 대한 온도 변환 동작을 제어하는 컨트롤 장치를 포함하는
반도체 시스템. - 제1항에 있어서,
상기 온도 변환 동작은 활성화 동작, 읽기 동작, 입력 구동 동작, 출력 구동 동작, 및 비활성화 동작 중 적어도 하나의 동작을 포함하는 것을 특징으로 하는
반도체 시스템. - 제1항에 있어서,
상기 컨트롤 장치는 상기 온도 변환 동작에 기초하여 상기 반도체 장치의 실제 온도와 상기 컨트롤 장치의 실제 온도가 서로 대응하도록 제어하는 것을 특징으로 하는
반도체 시스템. - 제1항에 있어서,
상기 반도체 장치는 읽기 동작을 수행하는 반도체 메모리 장치를 포함하며,
상기 반도체 메모리 장치는
상기 커맨드 신호에 기초하여 상기 읽기 동작을 제어하는 읽기 제어 회로; 및
상기 반도체 메모리 장치의 실제 온도를 감지하여 상기 제1 온도 정보로 출력하는 온도 감지 회로를 포함하는
반도체 시스템. - 제4항에 있어서,
상기 읽기 제어 회로는 노말 동작시 메모리 셀 어레이 회로에 저장된 데이터에 대한 상기 읽기 동작을 제어하고, 상기 온도 변환 동작시 임의의 데이터에 대한 상기 읽기 동작을 제어하는 것을 특징으로 하는
반도체 시스템. - 제1항에 있어서,
상기 컨트롤 장치는
상기 컨트롤 장치의 온도를 감지하여 상기 제2 온도 정보로 출력하는 온도 감지 회로;
상기 제1 온도 정보와 상기 제2 온도 정보를 비교하여 검출 신호를 생성하는 온도 비교 회로;
상기 검출 신호에 기초하여 입력 구동 동작 및 출력 구동 동작 중 적어도 하나의 구동 동작을 수행하는 입출력 구동 회로; 및
상기 검출 신호에 기초하여 상기 커맨드 신호를 생성하는 커맨드 생성 회로를 포함하는
반도체 시스템. - 제6항에 있어서,
상기 입출력 구동 회로는 노말 동작시 상기 커맨드 신호에 기초하여 데이터에 대한 읽기 동작 및 쓰기 동작을 수행하고, 상기 온도 변환 동작시 상기 검출 신호에 기초하여 임의의 데이터에 대한 입력 구동 동작 및 출력 구동 동작을 수행하는 것을 특징으로 하는
반도체 시스템. - 제6항에 있어서,
상기 온도 비교 회로는 상기 제1 온도 정보와 상기 제2 온도 정보 중 기준 온도 정보에 가까운 온도 정보를 기준으로 상기 검출 신호를 생성하는 것을 특징으로 하는
반도체 시스템. - 제6항에 있어서,
상기 온도 비교 회로는 예정된 범위를 가지는 기준 온도 정보를 입력 받으며, 상기 제1 온도 정보와 상기 제2 온도 정보 중 상기 예정된 범위에 포함된 온도 정보를 기준으로 상기 검출 신호를 생성하는 것을 특징으로 하는
반도체 시스템. - 제1항에 있어서,
상기 반도체 장치와 상기 컨트롤 장치는 상기 온도 변환 동작시 서로 연결된 데이터의 전달 경로가 차단되는 것을 특징으로 하는
반도체 시스템. - 제1항에 있어서,
상기 반도체 장치와 상기 컨트롤 장치 중 적어도 하나의 장치는 에러 정정 회로를 포함하며, 상기 에러 정정 회로는 에러 정정 동작 여부에 따라 해당 장치의 실제 온도를 제어하는 것을 특징으로 하는
반도체 시스템. - 제1항에 있어서,
상기 반도체 장치는 상기 커맨드 신호를 각각 입력받는 복수의 반도체 장치를 포함하며,
상기 컨트롤 장치는 상기 복수의 반도체 장치 각각에서 제공되는 상기 제1 온도 정보에 기초하여 상기 복수의 반도체 장치 각각에 대한 상기 온도 변환 동작을 제어하는 것을 특징으로 하는
반도체 시스템. - 제12항에 있어서,
상기 제1 온도 정보는 상기 복수의 반도체 장치 각각의 실제 온도에 대응하는 정보와 상기 복수의 반도체 장치 각각을 식별하기 위한 정보를 포함하는 것을 특징으로 하는
반도체 시스템. - 제12항에 있어서,
상기 복수의 반도체 장치는 읽기 동작을 수행하는 복수의 반도체 메모리 장치를 포함하며,
상기 복수의 반도체 메모리 장치 각각은
상기 커맨드 신호에 기초하여 상기 읽기 동작을 제어하는 읽기 제어 회로;
해당 반도체 메모리 장치의 실제 온도를 감지하여 온도 정보로 출력하는 온도 감지 회로; 및
상기 해당 반도체 메모리 장치에 대응하는 식별 정보를 상기 온도 정보에 추가하여 상기 제1 온도 정보를 출력하는 정보 추가 회로를 포함하는
반도체 시스템. - 제14항에 있어서,
상기 컨트롤 장치는
상기 컨트롤 장치의 온도를 감지하여 상기 제2 온도 정보로 출력하는 온도 감지 회로;
상기 제1 온도 정보와 상기 제2 온도 정보를 비교하여 검출 신호를 생성하는 온도 비교 회로;
상기 검출 신호에 기초하여 입력 구동 동작 및 출력 구동 동작 중 적어도 하나의 구동 동작을 수행하는 입출력 구동 회로; 및
상기 제1 온도 정보와 상기 검출 신호에 기초하여 상기 복수의 반도체 장치 각각에 대응하는 복수의 커맨드 신호를 생성하는 커맨드 생성 회로를 포함하는
반도체 시스템. - 반도체 장치와 컨트롤 장치 각각의 온도 정보를 검출하는 단계;
상기 각각의 온도 정보를 비교하는 단계; 및
상기 반도체 장치와 상기 컨트롤 장치 각각의 실제 온도가 서로 대응하도록 상기 반도체 장치와 상기 컨트롤 장치 중 적어도 하나의 장치에 온도 변환 동작을 수행하는 단계를 포함하는
반도체 시스템의 동작 방법. - 제16항에 있어서,
상기 온도 변환 동작은 활성화 동작, 읽기 동작, 입력 구동 동작, 출력 구동 동작, 비활성화 동작, 및 에러 정정 동작 중 적어도 하나의 동작을 포함하는 것을 특징으로 하는
반도체 시스템의 동작 방법. - 제16항에 있어서,
상기 온도 변환 동작을 수행하는 단계는 상기 반도체 장치의 제1 온도 정보와 상기 컨트롤 장치의 제2 온도 정보가 서로 대응하도록 제어하고,
상기 비교하는 단계는 상기 제1 온도 정보와 상기 제2 온도 정보 중 기준 온도 정보에 가까운 온도 정보를 기준으로 비교 동작을 수행하는 것을 특징으로 하는
반도체 시스템의 동작 방법. - 제16항에 있어서,
상기 온도 변환 동작을 수행하는 단계는 상기 반도체 장치의 제1 온도 정보와 상기 컨트롤 장치의 제2 온도 정보가 서로 대응하도록 제어하고,
상기 비교하는 단계는 예정된 범위를 가지는 기준 온도 정보에 기초하여 상기 제1 온도 정보와 상기 제2 온도 정보 중 상기 예정된 범위에 포함된 온도 정보를 기준으로 비교 동작을 수행하는 것을 특징으로 하는
반도체 시스템의 동작 방법. - 제16항에 있어서,
상기 온도 변환 동작시 상기 반도체 장치와 상기 컨트롤 장치에 서로 연결된 데이터의 전달 경로를 차단하는 단계를 더 포함하는
반도체 시스템의 동작 방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020210126510A KR20230043525A (ko) | 2021-09-24 | 2021-09-24 | 반도체 시스템 및 반도체 시스템의 동작 방법 |
| US17/646,439 US11908540B2 (en) | 2021-09-24 | 2021-12-29 | Semiconductor system and operating method to adjust temperature of semiconductor apparatus and control device |
| CN202210133771.2A CN115862697A (zh) | 2021-09-24 | 2022-02-14 | 半导体系统及其操作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020210126510A KR20230043525A (ko) | 2021-09-24 | 2021-09-24 | 반도체 시스템 및 반도체 시스템의 동작 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20230043525A true KR20230043525A (ko) | 2023-03-31 |
Family
ID=85659951
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020210126510A KR20230043525A (ko) | 2021-09-24 | 2021-09-24 | 반도체 시스템 및 반도체 시스템의 동작 방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US11908540B2 (ko) |
| KR (1) | KR20230043525A (ko) |
| CN (1) | CN115862697A (ko) |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6425462B2 (ja) * | 2014-08-27 | 2018-11-21 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| WO2016106567A1 (zh) * | 2014-12-30 | 2016-07-07 | 深圳市大疆创新科技有限公司 | 一种电池预热方法、装置及设备 |
| KR102659596B1 (ko) * | 2016-08-26 | 2024-04-19 | 삼성전자주식회사 | 비휘발성 메모리 장치 |
| KR20190012771A (ko) | 2017-07-28 | 2019-02-11 | 에스케이하이닉스 주식회사 | 컨트롤러 및 그 동작 방법 |
| KR20200126533A (ko) | 2019-04-30 | 2020-11-09 | 에스케이하이닉스 주식회사 | 메모리 시스템 및 그의 온도 조절 방법 |
-
2021
- 2021-09-24 KR KR1020210126510A patent/KR20230043525A/ko unknown
- 2021-12-29 US US17/646,439 patent/US11908540B2/en active Active
-
2022
- 2022-02-14 CN CN202210133771.2A patent/CN115862697A/zh not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| US20230108818A1 (en) | 2023-04-06 |
| CN115862697A (zh) | 2023-03-28 |
| US11908540B2 (en) | 2024-02-20 |
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