CN112908377A - 存储系统及训练存储系统的方法 - Google Patents

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Abstract

本申请提供一种存储系统及训练存储系统的方法。存储系统包括存储介质和被配置为控制存储介质的存储器控制器。存储器控制器包括训练核和训练块。训练核被配置为在针对存储介质的训练操作期间检测时钟信号的延迟时间以生成延迟选择信号。训练块被配置为生成延迟量为根据从训练核输出的延迟选择信号而设定的时间段的延迟时钟信号。

Description

存储系统及训练存储系统的方法
相关申请的交叉引用
本申请要求2019年12月3日提交的申请号为10-2019-0159427的韩国专利申请的优先权，其通过引用整体合并于此。
技术领域
本公开的各种实施例涉及半导体存储器，更具体而言，涉及半导体存储系统以及训练所述半导体存储系统的方法。
背景技术
半导体存储器件为使用诸如硅材料、锗材料、砷化镓材料、磷化铟材料等的半导体材料来实现的存储器件。半导体存储器件通常可以被分类为易失性存储器件或非易失性存储器件。易失性存储器件在其电源中断时丢失其储存的数据。例如，易失性存储器器件可以包括静态随机存取存储器件(SRAM)、动态随机存取存储器件(DRAM)和同步动态随机存取存储器件(SDRAM)。相反，非易失性存储器件即使在其电源中断的情况下也保留其储存的数据。非易失性存储器件可以包括只读存储器件(ROM)、可编程只读存储器件(PROM)、可擦除可编程只读存储器件(EPROM)、电可擦除可编程只读存储器件(EEPROM)、闪存器件、相变随机存取存储器件(PRAM)、磁性随机存取存储器件(MRAM)、电阻式随机存取存储器件(RRAM)、铁电随机存取存储器件(FRAM)等。
通常，可以使用控制器来实现存储器件的访问。例如，为了执行存储器件的读取操作，主机可以向控制器输出读取命令和地址，而控制器可以在从存储器件读出数据之后将所述数据传送到主机。另外，为了执行存储器件的写入操作，主机可以向控制器输出写入命令、写入数据和地址，而控制器可以将所述写入数据储存到存储器件。在访问存储器件期间，从存储器件输出的数据选通信号(也用缩写词“DQS”表示)与控制器中的内部时钟信号不同步，从而导致时序偏斜(timing skew)。因此，可能需要执行存储器件的训练操作以对时序偏斜进行最小化。可以通过使用从存储器件输出的数据选通信号DQS作为参考信号来将控制器的内部时钟信号延迟而执行存储器件的训练操作。
发明内容
根据一个实施例的存储系统，包括：存储介质；以及存储器控制器，其被配置为控制所述存储介质。所述存储器控制器包括训练核(training core)和训练块。所述训练核被配置为在针对所述存储介质的训练操作期间检测时钟信号的延迟时间以生成延迟选择信号。所述训练块被配置为生成延迟时钟信号，所述延迟时钟信号的延迟量为根据从所述训练核输出的所述延迟选择信号而设定的时间段。
根据另一个实施例，提供一种训练包括存储介质和用于控制所述存储介质的存储器控制器的存储系统的方法。所述方法包括：将从训练核生成并输出的训练命令传送到训练块；响应于所述训练命令而对所述存储介质执行读取操作以将数据选通信号从所述存储介质传送到所述训练核；使用所述训练核对所述数据选通信号进行采样以生成延迟选择信号；以及向所述存储介质传送延迟时钟信号，所述延迟时钟信号的延迟量为根据所述训练块中的所述延迟选择信号而设定的时间段。
附图说明
在各个实施例中，参照附图说明了所公开的技术的某些特征，其中，
图1为示出根据本公开的一个实施例的存储系统的框图。
图2示出了包括在图1所示的存储系统中的训练核的一个示例。
图3示出了包括在图1所示的存储系统中的训练块的一个示例。
图4示出了包括在图3所示的训练块中的延迟电路的一个示例。
图5为示出根据本公开的一个实施例的存储系统的训练操作的流程图。
图6为示出根据本公开的另一实施例的存储系统的框图。
图7示出了采用图6所示的存储系统的存储模块。
具体实施方式
在实施例的以下描述中，将理解的是，术语“第一”和“第二”旨在识别元件，而并不是用于限定元件的特定数量或顺序。另外，当元件被称为位于另一元件“上”、“上方”、“上面”、“下方”或“之下”时，其旨在表示相对位置关系，而并不用于限制某些情形，其中该元件直接接触于另一个元件或者在它们之间存在至少一个中间元件。因此，在本文中所使用的诸如“在…上”、“在…上方”、“在…上面”、“在…下方”、“在…之下”、“在…下面”等术语仅是出于说明特定实施例的目的，而并不旨在限制本公开的范围。此外，当一个元件被称为“连接”或“耦接”到另一元件时，该元件可以直接电地或机械地连接或耦接到另一元件，或者可以通过一个或多个其他元件间接电地或机械地连接或耦接到另一元件。
各种实施例涉及存储系统和训练该存储系统的方法。
图1为示出根据本公开的一个实施例的存储系统100的框图。参照图1，存储系统100可以被配置为包括存储介质110和存储器控制器120。在一个实施例中，存储系统100可以是包括集成在同一衬底上的存储介质110和存储器控制器120的单个系统。在另一个实施例中，存储系统100的存储介质110和存储器控制器120可以是分开的器件。
存储介质110可以储存通过存储器控制器120输入的外部数据，或者可以储存要通过存储器控制器120输出的数据。可以使用包括易失性存储器件和非易失性存储器件在内的各种储存介质中的至少一种来实现存储介质110。例如，当存储介质110包括易失性存储器件时，存储介质110可以包括动态随机存取存储器件(DRAM)、静态随机存取存储器件(SRAM)、晶闸管RAM器件、零电容RAM(Z-RAM)器件、双晶体管RAM(TTRAM)器件、磁性RAM(MRAM)器件等。根据本实施例的存储系统100可以包括诸如易失性存储器件之类的各种储存介质。
当存储介质110包括非易失性存储器件时，存储介质110可以包括电可擦除可编程只读存储器件(EPROM)、闪存器件、磁性RAM(MRAM)器件、自旋转移力矩MRAM(STTM)器件、铁电RAM(FRAM)器件、相变RAM(PRAM)器件或电阻式RAM(RRAM)器件。非易失性存储器件的每个单位单元可以储存一比特位(bit)数据或多比特位数据。
存储器控制器120可以控制存储介质110的读取操作和写入操作。此外，当启动操作被执行或特定指令(例如，外部训练指令)被输入时，存储器控制器120可以对存储介质110执行训练操作。对存储介质110的训练操作可以提高存储介质110与存储器控制器120之间的数据传送或信号传送的可靠性。存储器控制器120可以向存储介质110传送时钟信号CK/CK_D。在对存储介质110的训练操作期间，从存储器控制器120传送到存储介质110的时钟信号可以是其相位通过训练操作而被延迟一定时间的延迟时钟信号CK_D。在对存储介质110的正常读取操作和写入操作期间，从存储器控制器120传送到存储介质110的时钟信号可以是其相位调整通过训练操作来完成的时钟信号CK。存储器控制器120可以将与时钟信号CK同步的命令/地址信号CMD/ADDR传送到存储介质110。基于命令/地址信号CMD/ADDR，存储介质110可以同步于数据选通信号DQS来执行数据DATA的读取操作和写入操作。
在对存储介质110进行读取操作的情况下，存储介质110可以从存储器控制器120接收激活命令和行地址以及时钟信号CK。在经过一定时间段之后，存储介质110可以从存储器控制器120接收列地址。在经过一定时间段之后，存储介质110可以将储存在由行地址和列地址指定的区域中的数据DATA传送到存储器控制器120。在针对存储介质110进行写入操作的情况下，存储介质110可以从存储器控制器120接收激活命令和行地址以及时钟信号CK。在经过一定时间段之后，存储介质110可以从存储器控制器120接收写入命令和列地址。在经过一定时间段之后，存储介质110可以从存储器控制器120接收要储存在其中的数据DATA。存储介质110可以将数据写入到由行地址和列地址指定的区域中。
存储介质110可以从存储器控制器120接收数据DATA和数据选通信号DQS。数据选通信号DQS可以是一种时钟信号，并且被输入到存储介质110的数据DATA可以与数据选通信号DQS同步。当存储介质110将数据DATA输出到存储器控制器120时，数据选通信号DQS可以从存储介质110传送到存储器控制器120。在这种情况下，被输入到存储器控制器120的数据DATA可以与数据选通信号DQS同步。
存储器控制器120可以包括训练核121、训练块122和总线123。训练核121可以生成并输出训练命令T_CMD，所述训练命令T_CMD指示执行针对存储介质110的训练操作。训练核121可以在针对存储介质110的训练操作期间从存储介质110接收数据选通信号DQS。训练核121可以检测数据选通信号DQS与时钟信号CK之间的时序偏斜。为了检测数据选通信号DQS与时钟信号CK之间的时序偏斜，训练核121可以包括采样电路。训练核121可以输出用于去除时序偏斜的延迟选择信号DELAY_SEL。从训练核121输出的训练命令T_CMD和延迟选择信号DELAY_SEL可以通过总线123传送到训练块122。
如果训练命令T_CMD从训练核121传送到训练块122，则存储器控制器120可以从存储介质110请求数据选通信号DQS。为了请求并获得数据选通信号DQS，存储器控制器120可以对存储介质110执行写入操作和读取操作。在仅储存在存储介质110中的数据用于获得数据选通信号DQS的情况下，可以仅执行针对存储介质110的读取操作。从存储介质110输出的数据选通信号DQS可以被传送到训练块122。训练块122可以通过总线123将数据选通信号DQS传送到训练核121。训练块122可以将由从训练核121输出的延迟选择信号DELAY_SEL选择的延迟时钟信号CK_D传送到存储介质110。存储介质110可以响应于延迟时钟信号CK_D而调整由存储介质110生成的数据选通信号DQS的相位。
图2示出了包括在图1所示的存储系统100中的训练核121的配置的一个示例。参照图2，训练核121可以被配置为包括训练命令生成器121-1、采样电路121-2和延迟选择信号生成器121-3。训练命令生成器121-1可以在系统启动操作期间生成并输出指示训练操作的训练命令T_CMD，或者可以响应于外部训练指令而生成并输出指示训练操作的训练命令T_CMD。当训练操作被执行时，采样电路121-2可以接收从存储介质(图1的110)输出的数据选通信号DQS和时钟信号CK。数据选通信号DQS可以通过训练块(图1的122)输入到采样电路121-2。采样电路121-2可以使用时钟信号CK作为参考信号而对数据选通信号DQS执行采样操作，从而输出包括关于时钟信号CK与数据选通信号DQS信号之间的相位差(即，时序偏斜)的信息在内的时序偏斜信息信号TS_INFO。延迟选择信号生成器121-3可以从采样电路121-2接收时序偏斜信息信号TS_INFO，以输出具有用于使时序偏斜最小化的延迟时间信息的延迟选择信号DELAY_SEL。
图3示出了包括在图1所示存储系统100中的训练块122的配置的一个示例，并且图4示出了在图3所示的训练块122中的延迟电路220的一个示例。参照图3，训练块122可以包括延迟时钟单元122-1、写入数据缓冲器122-2、读取数据缓冲器122-3和模式寄存器组(MRS)缓冲器122-4。延迟时钟单元122-1可以包括延迟电路220。当在训练操作期间数据被写入到存储介质(图1的110)中以提供写入数据时，写入数据缓冲器122-2可以储存写入数据。读取数据缓冲器122-3可以储存在训练操作期间从存储介质(图1的110)中读出的读取数据。MRS缓冲器122-4可以储存各种设定值，通过这些设定值来执行针对存储介质(图1的110)的训练操作。例如，MRS缓冲器122-4可以储存响应于从训练核121输出的训练命令T_CMD和延迟选择信号DELAY_SEL而执行的操作的算法。
如图4所示，延迟电路220可以从训练核(图1的121)接收时钟信号CK和延迟选择信号DELAY_SEL，以输出相位被延迟的延迟时钟信号CK_D。延迟电路220可以被配置为包括多个延迟单元(例如，第一至第M延迟单元221-1～221-M)和多路复用器222。第一至第M延迟单元221-1～221-M可以串联耦接。第一延迟单元221-1可以接收时钟信号CK。第一延迟单元221-1的输出信号CK_D1可以被输入到第二延迟单元221-2，第二延迟单元221-2的输出信号CK_D2可以被输入到第三延迟单元221-3。这样，可以将第(M-1)延迟单元221-(M-1)的输出信号CK_D(M-1)输入到第M延迟单元221-M。
第一至第M延迟单元221-1、…和221-M的输出信号CK_D1、…和CK_DM也可以分别输入到多路复用器222的输入端子。即，第一延迟单元221-1的输出信号CK_D1可以被同时输入到第二延迟单元221-2的输入端子和多路复用器222的第一输入端子，并且第二延迟单元221-2的输出信号CK_D2可以被同时输入到第三延迟单元221-3的输入端子和多路复用器222的第二输入端子。类似地，第(M-1)延迟单元221-(M-1)的输出信号CK_D(M-1)可以被同时输入到第M延迟单元221-M的输入端子和多路复用器222的第(M-1)输入端子，以及第M延迟单元221-M的输出信号CK_DM可以被输入到多路复用器222的第M输入端子。多路复用器222可以输出经由多路复用器222的第一至第M输入端子输入的、第一至第M延迟单元的输出信号CK_D1、…和CK_DM之一作为延迟时钟信号CK_D。多路复用器222可以基于延迟选择信号DELAY_SEL来选择第一至第M延迟单元的输出信号CK_D1、…和CK_DM中的任意一个作为延迟时钟信号CK_D。
延迟电路220可以输出延迟时钟信号CK_D，与输入到第一延迟单元221-1的时钟信号CK的相位相比，所述延迟时钟信号CK_D的相位被延迟了一定时间段。第一至第M延迟单元221-1、…和221-M中的每一个可以将其输入信号延迟一定时段的1/N以输出被延迟的输入信号。因此，第一延迟单元221-1的输出信号CK_D1可以具有与时钟信号CK的相位相比被延迟了该一定时段的1/N的相位。第二延迟单元221-2的输出信号CK_D2可以具有与时钟信号CK的相位相比被延迟了该一定时段的2/N的相位。另外，第M延迟单元221-M的输出信号CK_DM可以具有与时钟信号CK的相位相比被延迟了该一定时段的M/N的相位。
在下文中，作为示例，可以假设延迟单元221-1、…和221-M的个数'M'为'256'，并且每个延迟单元221-1、…和221-M将其输入信号延迟特定时段的1/64以输出被延迟的输入信号。第一延迟单元221-1的输出信号CK_D1可以具有与时钟信号CK的相位相比被延迟了该特定时段的1/64的相位。第二延迟单元221-2的输出信号CK_D2可以具有与时钟信号CK的相位相比被延迟了该特定时段的2/64的相位。第(M-1)延迟单元221-(M-1)的输出信号CK_D(M-1)可以具有与时钟信号CK的相位相比被延迟了该特定时段的255/64的相位。最后，第256延迟单元221-256的输出信号CK_D256可以具有与时钟信号CK的相位相比被延迟了该特定时段的256/64的相位。
在一般的训练操作中，通过迭代地执行将时钟信号延迟一定时段的1/64的步骤直到时序偏斜被最小化为止来实现相位调整。然而，根据本实施例，可以基于从训练核121输出的延迟选择信号DELAY_SEL而通过单个过程来生成用于使时序偏斜最小化的延迟时钟信号CK_D并将其传送到存储介质110，而无需使用如上所述的迭代循环过程。因此，可以减少执行训练操作所花费的时间。此外，训练块122可以被配置为仅包括四个元件：延迟时钟单元122-1、写入数据缓冲器122-2、读取数据缓冲器122-3和模式寄存器组(MRS)缓冲器122-4，并可以被配置为仅执行响应于从训练核121输出的命令和控制信号而运行的操作。因此，与训练核121不存在的情形相比，可以减小逻辑电路面积。另外，有可能仅使用训练核121的修订或修改而无需训练块122的逻辑改变就可以更容易地改变训练过程。
图5为示出根据本公开的存储系统100的训练操作的流程图。参照图1、4和5，当存储系统100被启动或外部训练指令被输入到存储系统100时，存储器控制器120的训练核121可以生成并输出训练命令T_CMD(参见步骤510)。训练命令T_CMD可以通过总线123被传送到训练块122。存储器控制器120可以执行针对存储介质110的读取操作(参见步骤520)。在一个实施例中，可以在步骤520之前执行用于将储存在训练块122的写入数据缓冲器122-2中的写入数据写入到存储介质110中的写入操作。在另一个实施例中，如果执行了用于读出储存在存储介质110中的数据的读取操作，则可以省略写入操作。
根据针对存储介质110的读取操作，存储介质110可以将读取数据传送到存储器控制器120。从存储介质110输出的读取数据可以被储存在训练块122的读取数据缓冲器122-3中。当读取数据从存储介质110传送到存储器控制器120时，存储介质110可以将数据选通信号DQS传送到训练块122。可以将数据选通信号DQS通过总线123从训练块122传送到训练核121的采样电路121-2。采样电路121-2可以使用时钟信号CK作为参考信号对数据选通信号DQS进行采样而生成并输出时序偏斜信息信号TS_INFO(参见步骤530)。训练核121的延迟选择信号生成器121-3可以响应于时序偏斜信息信号TS_INFO而生成延迟选择信号DELAY_SEL(参见步骤540)。延迟选择信号DELAY_SEL可以通过总线123被输入到在训练块122中所包括的延迟时钟单元122-1的延迟电路220。
延迟电路220可以输出以规则的时间间隔依次生成的延迟单元221-1、…和221-M的输出信号CK_D1、…和CK_DM中的一个作为延迟时钟信号CK_D(参见步骤550)。从延迟电路220输出的延迟时钟信号CK_D可以由延迟选择信号DELAY_SEL来选择。延迟选择信号DELAY_SEL可以被设定，使得从多路复用器222输出的延迟时钟信号CK_D具有与数据选通信号DQS和时钟信号CK之间的时序偏斜相对应的延迟时间。因此，有可能基于延迟选择信号DELAY_SEL而通过单个过程来使数据选通信号DQS与时钟信号CK之间的时序偏斜最小化，而无需以规则的时间间隔重复地延迟时钟信号CK。如果从包括在训练块122中的延迟时钟单元122-1的延迟电路220输出的延迟时钟信号CK_D被传送到存储介质110，则训练操作可以终止。
图6为示出根据本公开的另一实施例的存储系统600的框图。参照图6，存储系统600可以被配置为包括存储介质610和存储器控制器620。在一个实施例中，存储系统600可以是包括集成在同一衬底上的存储介质610和存储器控制器620的单个系统。在另一个实施例中，存储系统600的存储介质610和存储器控制器620可以是分开的器件。
存储介质610可以包括多个存储器件，例如，第一至第M存储器件610-1、610-2、…和610-M。在一个实施例中，第一至第M存储器件610-1、610-2、…和610-M中的每个可以被实现为具有芯片形状。在这种情况下，可以将具有芯片形状的第一至第M存储器件610-1、610-2、…和610-M垂直层叠在封装衬底上以构成一个存储器封装体。在本实施例中，存储器控制器620可以对第一至第M存储器件610-1、610-2、…和610-M执行控制操作。在本实施例中，存储器控制器620可以与第一至第M存储器件610-1、610-2、…和610-M中的第一存储器件610-1(在下文中，也称为代表性存储器件(representative memory device))直接通信，而不会直接与其余存储器件610-2、…和610-M(在下文中，也称为辅助存储器件(subsidiarymemory device))通信。即，辅助存储器件610-2、…和610-M之一可以通过代表性存储器件610-1或者通过代表性存储器件610-1与辅助存储器件610-2、…和610-M中的至少一个来与存储器控制器620通信。例如，与第二存储器件610-2相对应的第一辅助存储器件可以通过代表性存储器件610-1与存储器控制器620进行通信，并且与第M存储器件610-M相对应的最后的辅助存储器件可以通过剩余的辅助存储器件610-2、…和610-(M-1)以及代表性存储器件610-1来与存储器控制器620进行通信。
存储器控制器620可以控制构成存储介质610的存储器件610-1、610-2、…和610-M中的每个的读取操作和写入操作。此外，当启动操作被执行或特定指令(例如，外部训练指令)被输入时，存储器控制器620可以执行针对构成存储介质610的存储器件610-1、610-2、…和610-M中的每个的训练操作。针对构成存储介质610的存储器件610-1、610-2、…和610-M中的每个的训练操作可以提高存储器控制器620与构成存储介质610的存储器件610-1、610-2、…和610-M中的每个之间的数据传送或信号传送的可靠性。存储器控制器620可以将时钟信号传送到存储介质610的代表性存储器件610-1。在针对存储介质610的训练操作期间，从存储器控制器620传送到代表性存储器件610-1的时钟信号可以是延迟时钟信号CK_D，所述延迟时钟信号CK_D的相位通过训练操作被延迟了一定时间。在针对存储介质610的读取操作和写入操作期间，从存储器控制器620传送到存储介质610的时钟信号可以是通过训练操作完成了相位调整的时钟信号CK。存储器控制器620可以将与时钟信号CK同步的命令/地址信号CMD/ADDR传送到代表性存储器件610-1。构成存储介质610的存储器件610-1、610-2、…和610-M中的每个可以基于命令/地址信号CMD/ADDR而同步于数据选通信号DQS来执行数据DATA的读取操作和写入操作。
存储器控制器120可以包括训练核621、训练块622和总线623。训练核621可以生成并输出指示执行针对构成存储介质610的存储器件610-1、610-2、…和610-M中的每个的训练操作的训练命令T_CMD。训练核621可以在针对构成存储介质610的存储器件610-1、610-2、…和610-M中的每个的训练操作期间从代表性存储器件610-1接收数据选通信号DQS。训练核621可以检测数据选通信号DQS与时钟信号CK之间的时序偏斜。为了检测数据选通信号DQS与时钟信号CK之间的时序偏斜，训练核621可以包括采样电路。训练核621可以输出用于去除时序偏斜的延迟选择信号DELAY_SEL。从训练核621输出的训练命令T_CMD和延迟选择信号DELAY_SEL可以通过总线623传送到训练块622。
如果训练命令T_CMD从训练核621传送到训练块622，则存储器控制器620可以向构成存储介质610的存储器件610-1、610-2、…和610-M中的每个请求数据选通信号DQS。为了请求并获得数据选通信号DQS，存储器控制器620可以对构成存储介质610的存储器件610-1、610-2、…610-M中的每个执行写入操作和读取操作。当仅储存在构成存储介质610的存储器件610-1、610-2、…和610-M中的每个的数据被用于获得数据选通信号DQS时，可以仅对存储器件610-1、610-2、…和610-M的每个执行读取操作。从代表性存储器件610-1输出的数据选通信号DQS可以被传送到训练块622。训练块622可以通过总线623将数据选通信号DQS传送到训练核621。训练块622可以将通过从训练核621输出的延迟选择信号DELAY_SEL选择的延迟时钟信号CK_D传送到存储介质610。存储介质610可以响应于延迟时钟信号CK_D而调整由存储介质610生成的数据选通信号DQS的相位。在根据本实施例的存储系统600中，存储器控制器620的配置和操作可以与参考图1至图5而描述的存储器控制器120的配置和操作基本相同。
图7示出了采用图6所示的存储系统600的存储模块700。参照图6和图7，存储模块700可以包括多个存储器封装体710和存储器控制器720。每个存储器封装体710可以对应于参照图6描述的包括多个存储器件610-1、610-2、…和610-M的存储介质610。存储器控制器720可以执行各种控制操作以访问存储器封装体710的每个的多个存储器件610-1、610-2、…和610-M。存储器控制器720可以对应于参照图6描述的存储器控制器620。存储器封装体710中的每个的多个存储器件610-1、610-2、…和610-M可以通过存储器控制器720与外部设备或系统间接地通信。尽管在图7中未示出，存储模块700还可以包括用于在存储器控制器720与外部设备或系统之间的数据传输的多个数据缓冲器。对构成存储器封装体710的每个的多个存储器件610-1、610-2、…和610-M的训练操作可以由存储器控制器720以与参照图1至图5描述的相同方式来执行。
根据以上实施例，训练核可以生成并输出延迟选择信号，该延迟选择信号用于使从存储介质输出的数据选通信号的时序偏斜最小化，并且训练块可以将根据延迟选择信号生成的延迟时钟信号传送到存储介质。结果，可以减小训练块的逻辑电路大小并减少训练时间。
出于说明性目的，以上给出了本公开的有限数量的可能实施例。本领域普通技术人员将理解，可进行各种修改、添加和替换。尽管该专利文件包含许多细节，但是这些细节不应被解释为是对本公开的范围或所要求保护的范围的限制，而应被解释为是对具体实施例的特定的特征的说明。在该专利文件中在不同实施例的上下文中描述的某些特征也可以在单个实施例中组合而实施。相反，在单个实施例的上下文中描述的各种特征也可以在多个实施例中以分开的方式或以任何合适的子组合来实施。此外，尽管在上述内容中可能将特征描述为以某些组合起作用并且甚至最初是这样声称的，但是在某些情况下可以从该声称的组合中去除该组合的一个或多个特征，并且所声称的组合可以涉及子组合或子组合的变形。

Claims (17)

1.一种存储系统，包括：
存储介质；以及
存储器控制器，其被配置为控制所述存储介质，
其中，所述存储器控制器包括：
训练核，其被配置为在针对所述存储介质的训练操作期间检测时钟信号的延迟时间以生成延迟选择信号；以及
训练块，其被配置为生成延迟时钟信号，所述延迟时钟信号的延迟量为根据从所述训练核输出的所述延迟选择信号而设定的时间段。
2.如权利要求1所述的存储系统，其中，所述存储介质为包括垂直地层叠在衬底上的代表性存储器件和多个辅助存储器件的存储器封装体。
3.如权利要求2所述的存储系统，其中，
所述代表性存储器件被配置为与所述存储器控制器直接通信，
所述多个辅助存储器件被配置为通过所述代表性存储器件与所述存储器控制器通信。
4.如权利要求2所述的存储系统，其中，
所述存储介质和所述存储器控制器被安装在模块衬底上以构成存储模块，以及
所述存储介质被配置为通过所述存储器控制器来从外部设备接收数据或将所述数据输出到所述外部设备。
5.如权利要求1所述的存储系统，其中，所述训练核包括训练命令生成器，所述训练命令生成器在启动操作被执行或外部训练指令被输入时生成并输出指示执行所述训练操作的训练命令。
6.如权利要求5所述的存储系统，其中，所述训练块被配置为从所述训练核接收所述训练命令，并且从所述存储介质接收数据选通信号。
7.如权利要求1所述的存储系统，其中，所述训练核包括：
采样电路，其被配置为对从所述存储介质输出的数据选通信号执行采样操作以生成并输出具有关于所述数据选通信号与时钟信号之间的时序偏斜的信息的时序偏斜信息信号；以及
延迟选择信号生成器，其被配置为响应于从所述采样电路输出的所述时序偏斜信息信号而生成并输出具有延迟时间信息的延迟选择信号，所述延迟时间信息用于使所述时序偏斜最小化。
8.如权利要求7所述的存储系统，其中，所述训练块包括延迟电路，所述延迟电路被配置为生成具有由从所述训练核输出的所述延迟选择信号设定的延迟时间的所述延迟时钟信号。
9.如权利要求8所述的存储系统，其中，所述延迟电路包括：
多个延迟单元，每个延迟单元被配置为生成被延迟一个时间段的输出信号；以及
多路复用器，其被配置为接收所述多个延迟单元的所述输出信号，并且被配置为基于所述延迟选择信号而将所述多个延迟单元的所述输出信号中的一个作为所述延迟时钟信号输出。
10.如权利要求1所述的存储系统，其中，所述训练块包括写入数据缓冲器，所述写入数据缓冲器用于储存在所述训练操作期间要写入到所述存储介质中的数据。
11.如权利要求1所述的存储系统，其中，所述训练块包括读取数据缓冲器，所述读取数据缓冲器用于储存在所述训练操作期间从所述存储介质读出的数据。
12.如权利要求1所述的存储系统，其中，所述训练块包括模式寄存器组缓冲器，所述模式寄存器组缓冲器响应于从所述训练核输出的命令和控制信号而储存各种设定值，通过所述各种设定值执行针对所述存储介质的所述训练操作。
13.一种训练包括存储介质和用于控制所述存储介质的存储器控制器的存储系统的方法，所述方法包括：
将从训练核生成并输出的训练命令传送到训练块；
响应于所述训练命令而对所述存储介质执行读取操作以将数据选通信号从所述存储介质传输到所述训练核；
使用所述训练核对所述数据选通信号进行采样以生成延迟选择信号；以及
向所述存储介质传送延迟时钟信号，所述延迟时钟信号的延迟量为根据所述训练块中的所述延迟选择信号而设定的时间段。
14.如权利要求13所述的方法，其中，所述存储介质为包括垂直地层叠在衬底上的代表性存储器件和多个辅助存储器件的存储器封装体。
15.如权利要求14所述的方法，其中，
所述代表性存储器件与所述存储器控制器直接通信，
所述多个辅助存储器件通过所述代表性存储器件与所述存储器控制器通信。
16.如权利要求13所述的方法，其中，对所述数据选通信号进行采样以生成所述延迟选择信号的步骤包括：
对从所述存储介质输出的所述数据选通信号执行采样操作以生成具有关于所述数据选通信号与时钟信号之间的时序偏斜的信息的时序偏斜信息信号；以及
基于所述时序偏斜信息信号而生成具有用于使所述时序偏斜最小化的延迟时间信息的所述延迟选择信号。
17.如权利要求13所述的方法，其中，向所述存储介质传送所述延迟时钟信号的步骤包括：
以规则的时间间隔依次生成串联耦接的多个延迟单元的输出信号；以及
基于所述延迟选择信号而选择所述多个延迟单元的所述输出信号中的一个作为所述延迟时钟信号。
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