WO2024046230A1 - 存储器训练方法及系统 - Google Patents

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WO2024046230A1
WO2024046230A1 PCT/CN2023/114981 CN2023114981W WO2024046230A1 WO 2024046230 A1 WO2024046230 A1 WO 2024046230A1 CN 2023114981 W CN2023114981 W CN 2023114981W WO 2024046230 A1 WO2024046230 A1 WO 2024046230A1
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WO
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data
training
delay
result
memory
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PCT/CN2023/114981
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丁伟
张晋
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深圳市紫光同创电子有限公司
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 

Definitions

  • the present application relates to the field of field programmable logic gate arrays, and in particular to a memory training method and system.
  • the physical layer training control part of the memory is an integral part of the physical layer of the memory itself.
  • the training scheme is not flexible enough and difficult to update.
  • Embodiments of the present application provide a memory training method and system to solve the problem that existing memory training occupies a large amount of logic resources or chip area.
  • a first aspect of this application provides a memory training method, including:
  • training data and write the training data to the external memory particle according to the address signal, wherein the training data is used for transmission between the physical layer controller and the external memory particle;
  • the verification result is obtained according to the written training data and the read training data, wherein the verification result is obtained by verifying whether the left and right boundaries of the data signal corresponding to the training data are on the rising edge;
  • the aforementioned steps are looped; if the verification result is that the training is successful, the training result data is written to the preset flash memory.
  • a second aspect of this application provides a memory training system, including:
  • At least one training controller a physical layer controller connected to the training controller;
  • the training controller is used to send control instructions to the physical layer controller, control the operation of the physical layer controller, and generate first delay data for controlling address signal transmission and second delay data for training data transmission. , and obtain training results from the physical layer controller;
  • the physical layer controller is connected to an external memory particle, and according to the first delay data and the second delay data
  • the address signal and the training data are transmitted with an external memory particle, and a verification result is obtained based on the written training data and the read training data.
  • a third aspect of the present application provides a computer device.
  • the computer device includes a processor and a memory coupled to the processor.
  • the memory stores program instructions executed by the processor; the processing The following steps are implemented when the device executes the program instructions stored in the memory:
  • training data and write the training data to the external memory particle according to the address signal, wherein the training data is used for transmission between the physical layer controller and the external memory particle;
  • the verification result is obtained according to the written training data and the read training data, wherein the verification result is obtained by verifying whether the left and right boundaries of the data signal corresponding to the training data are on the rising edge;
  • the aforementioned steps are looped; if the verification result is that the training is successful, the training result data is written to the preset flash memory.
  • a fourth aspect of the present application provides a computer-readable storage medium.
  • Program instructions are stored in the computer-readable storage medium. When the program instructions are executed by a processor, the following steps are implemented:
  • training data and write the training data to the external memory particle according to the address signal, wherein the training data is used for transmission between the physical layer controller and the external memory particle;
  • the verification result is obtained according to the written training data and the read training data, wherein the verification result is obtained by verifying whether the left and right boundaries of the data signal corresponding to the training data are on the rising edge;
  • the aforementioned steps are looped; if the verification result is that the training is successful, the training result data is written to the preset flash memory.
  • the above-mentioned memory training method, device, computer equipment and storage medium send control instructions to the physical layer controller through the training controller, control the operation of the physical layer controller, and generate a first delay for controlling address signal transmission.
  • the second delay data of data and training data transmission and obtain the training results from the physical layer controller, and then connect the external memory particles through the physical layer controller, according to the first delay data and the second delay Data and external memory particles transmit the address signal and the training data, and obtain verification results based on the written training data and the read training data.
  • the training control part separated from the memory chip, reducing the occupation of memory chip logic resources or chip area, but the memory training program can be flexibly changed or updated through the training controller.
  • Figure 1 is a flow chart of a memory training method in an embodiment of the present application
  • Figure 2 is a schematic structural diagram of a memory training system in an embodiment of the present application.
  • Figure 3 is another structural schematic diagram of the memory training system in an embodiment of the present application.
  • Figure 4 is a schematic structural diagram of a memory training system including flash memory and sensors in an embodiment of the present application
  • FIG. 5 is a schematic structural diagram of a memory training system including at least two training controllers in an embodiment of the present application.
  • FPGA Field Programmable Gate Array
  • field programmable logic gate array is a semi-customized circuit among special application integrated circuits. It generally consists of three parts: logic blocks, programmable interconnect channels and I/O blocks.
  • 2.DDR Double Data Rate SDRAM
  • double rate synchronous dynamic random access memory is a type of memory.
  • a memory training method including the following steps S101 to S104:
  • the obtaining of training data, before writing the training data to the external memory particle according to the address signal also includes: obtaining the first delay data and the second delay data, wherein the first delay data is In order to control the transmission delay of the address signal, the second delay data is used to control the transmission delay of the training data.
  • the first delay data and the second delay data are pre-configured according to the result of successful physical layer training of the historical memory. Configuring the data according to the result of successful training not only improves the verification result but also indicates that the training is successful. probability, and further improves the execution efficiency of the memory training method.
  • the training data is generated by the physical layer controller, and then the physical layer controller writes the training data into the external memory particle according to the second delay data, and then writes the training data into the external memory particle according to the second delay data. Delayed data reads the training data from the external memory particle.
  • the training data is in the form of corresponding data signals in the physical layer controller and the external memory chip. transmitted between particles. Whether it is the data signal when the physical layer controller sends the training data or the data signal when the physical layer controller reads the training data, it should follow the Solid State Technology Association (JEDEC, Joint Electron Device Engineering Council) standard, that is, the left and right boundaries of the data signal corresponding to the training data are on the rising edge, which offsets the difference in the training data due to differences in packaging processes and PCB wiring, external factors such as temperature and voltage.
  • JEDEC Joint Electron Device Engineering Council
  • the passive delay caused by the data signal during transmission. That is, the second delay data is used to offset the passive delay, thereby maintaining the integrity and correctness of the data signal sampled during transmission.
  • the effect of the first delay data on the address signal is similar to that and will not be described again here.
  • the obtaining the first delay data and the second delay data includes: obtaining the first delay data and the second delay data according to the training result, wherein the first delay data and the second delay data is derived from the training result data. That is, the first delay data and the second delay data are obtained from the training result data that has been successfully trained and used to execute a new round of the memory training method.
  • Obtaining the first delay data and the second delay data directly from the training result data that has been successfully trained not only omits the step of configuring the first delay data and the second delay data,
  • the execution efficiency of the memory training method is improved, and the first delay data and the second delay data obtained according to the training result data of successful training can greatly reduce the verification results during the training process. is the occurrence probability and number of occurrences of training failure, which also further improves the execution efficiency of the memory training method.
  • writing the training result data to the preset flash memory also includes: first, obtaining temperature data and voltage data, wherein the temperature data is obtained from a temperature sensor Ambient temperature, the voltage data is the system voltage. Because it is well known that changes in temperature and voltage will also have an impact on the transmission delay of the data signal corresponding to the training data during the transmission process. Then, after acquiring the temperature data and the voltage data, the first change amount of the temperature data and the second change amount of the voltage data are further obtained. Furthermore, the judgment result is obtained according to the preset judgment rule, the first change amount and the second change amount. If the judgment result is that adjustment is required, the first delay data and/or the second delay data are adjusted according to preset adjustment rules.
  • writing the training result data to the preset flash memory also includes: first, obtaining the training result data saved in different flash memories, wherein, Different flash memories contain the training result data corresponding to different external memory particles. Then, comparative analysis result data is obtained according to the training result data, wherein the comparative analysis result data is obtained by comparative analysis of the training result data stored in the different flash memories. Wherein, by comparatively analyzing the result data, occasional errors generated during the training process can be found. For example, by comparatively analyzing the result data, it is found that the second delay data in the training result data in a certain training process is faster than other training results.
  • the training process corresponding to the occasional error is retrained or the occasional error is directly modified, for example, the second delay data corresponding to the occasional error is The data is modified to a range close to other second delay data.
  • the step of obtaining the first change amount of the temperature data and the second change amount of the voltage data further includes: judging whether it is necessary to perform the operation according to the first change amount and/or the second change amount. Reset the memory training step, or adjust the training result data according to a preset algorithm. Wherein, the adjustment result of adjusting the training result data according to a preset algorithm is recorded, and historical experience data is generated according to the adjustment result. Further, based on the first change amount and/or the second change amount, it is determined whether the training result needs to be adjusted based on the historical experience data.
  • the memory training method provided in this embodiment obtains training data, writes the training data to an external memory particle according to an address signal, and then reads the training data from the external memory particle. According to the written training data and obtain the verification result from the read training data, and finally write the training result data with successful training into the preset flash memory. Not only is the training control part separated from the memory chip, which reduces the occupation of memory chip logic resources or chip area, but also the memory training program can be flexibly changed or updated.
  • sequence number of each step in the above embodiment does not mean the order of execution.
  • the execution order of each process should be determined by its function and internal logic, and should not constitute any limitation on the implementation process of the embodiment of the present application.
  • a memory training system 100 is provided. As shown in FIG. 2 , the memory training system 100 includes at least one training controller 10 and a physical layer controller 20 connected to the training controller. Each component is described in detail below:
  • the training controller 10 is used to send control instructions to the physical layer controller 20, control the operation of the physical layer controller 20, and generate first delay data for controlling address signal transmission and a third delay data for training data transmission. 2. Delay data, and obtain training results from the physical layer controller 20;
  • the physical layer controller 20 is connected to the external memory particle 50, transmits the address signal and the training data to the external memory particle 50 according to the first delay data and the second delay data, and writes the The verification results are obtained from the input training data and the read training data.
  • the physical layer controller 20 includes a register module 201 , a command queue module 202 , a training data module 203 , a first delay module 204 and a second delay module 205 .
  • Register module 201 configured to receive the control instruction, the first delay data and the second delay data sent by the training controller 10, and output a first control signal to the
  • the command queue module 202 outputs the second control signal to the training data module 203;
  • the first delay module 204 is used to obtain the first delay data from the register module 201, and use the first delay data to control the transmission delay of the address signal;
  • the second delay module 205 is used to obtain the second delay data from the register module 201, and use the second delay data to control the transmission delay of the training data;
  • the command queue module 202 is configured to send an address signal to the external memory particle 50 through the first delay module 204 and send data read and write signals to the training data module 203 according to the first control signal;
  • the training data module 203 is configured to generate the training data according to the second control signal, and write the training data to the external memory particle 50 through the second delay module 205 according to the data read and write signal or
  • the training data is read from the external memory particle 50, and the training data is obtained based on the written training data and the read training data. Get the verification result.
  • the training controller 10 is also connected to the flash memory 30 and the sensor 40 .
  • Flash memory 30, used to store the training results
  • Sensor 40 is used to obtain the training environment temperature and training system voltage.
  • the memory training system 100 includes at least two training controllers 10, and a single training controller 10 is connected to at least two physical layer controllers 20; the training controller 10 Comparatively analyze the training results of the at least two physical layer controllers 20 to obtain a comparative analysis result; the at least two training controllers 10 share the comparative analysis result.
  • the memory training system 100 sends control instructions to the physical layer controller through the training controller, controls the operation of the physical layer controller, and generates first delay data and training data used to control address signal transmission.
  • the second delay data of data transmission and obtain the training results from the physical layer controller, and then connect the external memory particles through the physical layer controller, and communicate with the external memory particles according to the first delay data and the second delay data.
  • the memory particle transmits the address signal and the training data, and obtains a verification result based on the written training data and the read training data.
  • the training control part separated from the memory chip, reducing the occupation of memory chip logic resources or chip area, but the memory training program can be flexibly changed or updated through the training controller.
  • hardware resources and training results can also be shared through the training controller, further improving the training efficiency of the memory.
  • first and “second” in the above-mentioned modules/units is only to distinguish different modules/units, and is not used to limit which module/unit has a higher priority or has other limiting meanings.
  • the terms “including” and “having” and any variations thereof are intended to cover non-exclusive inclusions, for example, a process, method, system, product or device that includes a series of steps or modules and need not be limited to those explicitly listed. Those steps or modules may instead include other steps or modules that are not explicitly listed or are inherent to these processes, methods, products or devices.
  • the division of modules that appears in this application is only a logical division. , there can be other division methods when implemented in actual applications.
  • Each module in the above memory training system can be implemented in whole or in part by software, hardware and combinations thereof.
  • Each of the above modules may be embedded in or independent of the processor of the computer device in the form of hardware, or may be stored in the memory of the computer device in the form of software, so that the processor can call and execute the operations corresponding to the above modules.
  • a computer-readable storage medium is provided with a computer program stored thereon.
  • the computer-readable storage medium may be non-volatile or volatile.
  • the computer program is processed by a processor.
  • the steps of the memory training method in the above embodiment are implemented, such as steps S101 to S104 shown in Figure 1 and other extensions of the method and extensions of related steps.
  • the functions of each module/unit of the memory training system in the above embodiment are implemented, such as the functions of modules 10 to 50 shown in FIG. 3 . To avoid repetition, they will not be repeated here.
  • Non-volatile memory may include read-only memory (ROM), programmable ROM (PROM), electrically programmable ROM (EPROM), electrically erasable programmable ROM (EEPROM), or flash memory.
  • Volatile memory may include random access memory (RAM) or external cache memory.
  • RAM is available in many forms, such as static RAM (SRAM), dynamic RAM (DRAM), synchronous DRAM (SDRAM), double data rate SDRAM (DDRSDRAM), enhanced SDRAM (ESDRAM), synchronous chain Synchlink DRAM (SLDRAM), memory bus (Rambus) direct RAM (RDRAM), direct memory bus dynamic RAM (DRDRAM), and memory bus dynamic RAM (RDRAM), etc.
  • SRAM static RAM
  • DRAM dynamic RAM
  • SDRAM synchronous DRAM
  • DDRSDRAM double data rate SDRAM
  • ESDRAM enhanced SDRAM
  • SLDRAM synchronous chain Synchlink DRAM
  • Rambus direct RAM
  • DRAM direct memory bus dynamic RAM
  • RDRAM memory bus dynamic RAM
  • Module completion means dividing the internal structure of the device into different functional units or modules to complete all or part of the functions described above.

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Abstract

一种存储器训练方法，包括：获取训练数据，根据地址信号向外部内存颗粒写入训练数据；从外部内存颗粒读取训练数据；根据写入的训练数据以及读取的训练数据获取校验结果；若校验结果是训练失败，则循环前述步骤；若校验结果是训练成功，写入训练结果数据至预设闪存存储器。一种存储器训练系统，包括至少一个训练控制器、与训练控制器连接的物理层控制器；训练控制器用于发送控制指令至物理层控制器，并从物理层控制器获取训练结果；物理层控制器与外部内存颗粒进行地址信号和训练数据的传输，并根据写入的训练数据以及读取的训练数据获取校验结果。

Description

存储器训练方法及系统
本申请要求于2022年08月29日提交中国专利局、申请号为202211039475.2，发明名称为“存储器训练方法及系统”的中国专利申请的优先权，其全部内容通过引用结合在本申请中。
技术领域
本申请涉及现场可编程逻辑门阵列领域，尤其涉及一种存储器训练方法及系统。
背景技术
随着云计算、5G、物联网、人工智能等技术的迅速发展，使得对内存的需求大增，而作为内存技术的关键模块存储器的物理层也需要实现高速率和高带宽的新需求，同时对存储器的物理层的训练也产生了更高的训练要求。
但是，发明人发现由于现有的存储器的物理层的训练技术中存储器的物理层训练控制部分属于存储器的物理层自身的一个组成部分，导致在实际的存储器的物理层训练过程中，不仅占用了过多的逻辑资源或芯片面积，而且训练方案不够灵活且更新不便。
发明内容
本申请实施例提供一种存储器训练方法及系统，以解决现有存储器训练占用逻辑资源或芯片面积多的问题。
本申请的第一方面，提供一种存储器训练方法，包括：
获取训练数据，根据地址信号向外部内存颗粒写入所述训练数据，其中，所述训练数据用于在物理层控制器和外部内存颗粒之间传输；
从所述外部内存颗粒读取所述训练数据；
根据写入的所述训练数据以及读取的所述训练数据获取校验结果，其中，所述校验结果是校验所述训练数据对应的数据信号的左右边界是否在上升沿得到的；
若所述校验结果是训练失败，则循环前述步骤；若所述校验结果是训练成功，写入训练结果数据至预设闪存存储器。
本申请的第二方面，提供一种存储器训练系统，包括：
至少一个训练控制器、与所述训练控制器连接的物理层控制器；
所述训练控制器用于发送控制指令至所述物理层控制器，控制所述物理层控制器的运行，生成用于控制地址信号传输的第一延时数据和训练数据传输的第二延时数据，并从所述物理层控制器获取训练结果；
所述物理层控制器连接外部内存颗粒，根据所述第一延时数据和所述第二延时数据 与外部内存颗粒进行所述地址信号和所述训练数据的传输，并根据写入的所述训练数据以及读取的所述训练数据获取校验结果。
本申请的第三方面，提供一种计算机设备，所述计算机设备包括处理器、以及与所述处理器耦接的存储器，所述存储器存储有被所述处理器执行的程序指令；所述处理器执行所述存储器存储的所述程序指令时实现以下步骤：
获取训练数据，根据地址信号向外部内存颗粒写入所述训练数据，其中，所述训练数据用于在物理层控制器和外部内存颗粒之间传输；
从所述外部内存颗粒读取所述训练数据；
根据写入的所述训练数据以及读取的所述训练数据获取校验结果，其中，所述校验结果是校验所述训练数据对应的数据信号的左右边界是否在上升沿得到的；
若所述校验结果是训练失败，则循环前述步骤；若所述校验结果是训练成功，写入训练结果数据至预设闪存存储器。
本申请的第四方面，提供一种计算机可读存储介质，所述计算机可读存储介质内存储有程序指令，所述程序指令被处理器执行时实现以下步骤：
获取训练数据，根据地址信号向外部内存颗粒写入所述训练数据，其中，所述训练数据用于在物理层控制器和外部内存颗粒之间传输；
从所述外部内存颗粒读取所述训练数据；
根据写入的所述训练数据以及读取的所述训练数据获取校验结果，其中，所述校验结果是校验所述训练数据对应的数据信号的左右边界是否在上升沿得到的；
若所述校验结果是训练失败，则循环前述步骤；若所述校验结果是训练成功，写入训练结果数据至预设闪存存储器。
上述存储器训练方法、装置、计算机设备及存储介质，通过训练控制器发送控制指令至所述物理层控制器，控制所述物理层控制器的运行，生成用于控制地址信号传输的第一延时数据和训练数据传输的第二延时数据，并从所述物理层控制器获取训练结果，然后通过物理层控制器连接外部内存颗粒，根据所述第一延时数据和所述第二延时数据与外部内存颗粒进行所述地址信号和所述训练数据的传输，并根据写入的所述训练数据以及读取的所述训练数据获取校验结果。不仅将训练控制的部分从内存芯片上分离出来，减少了对内存芯片逻辑资源或芯片面积的占用，而且可以通过训练控制器灵活地更改或更新存储器训练方案。
附图说明
为了更清楚地说明本申请实施例的技术方案，下面将对本申请实施例的描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1是本申请一实施例中存储器训练方法的一流程图；
图2是本申请一实施例中存储器训练系统的一结构示意图；
图3是本申请一实施例中存储器训练系统的另一结构示意图；
图4是本申请一实施例中存储器训练系统包含闪存存储器和传感器的一结构示意图；
图5是本申请一实施例中存储器训练系统包含至少两个所述训练控制器的一结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
为了便于理解本申请，本申请涉及的技术术语书名如下：
1.FPGA(Field Programmable Gate Array)，现场可编程逻辑门阵列，属于特殊应用集成电路中的一种半定制电路，一般有逻辑块、可编程互连通道和I/O块三部分构成。
2.DDR(Double Data Rate SDRAM)，双倍速率同步动态随机存储器，是内存的一种。
在一实施例中，如图1所示，提供一种存储器训练方法，包括如下步骤S101至S104：
S101、获取训练数据，根据地址信号向外部内存颗粒写入所述训练数据，其中，所述训练数据用于在物理层控制器和外部内存颗粒之间传输。
进一步地，所述获取训练数据，根据地址信号向外部内存颗粒写入所述训练数据之前，还包括：获取第一延时数据和第二延时数据，其中，所述第一延时数据用于控制地址信号的传输延时，所述第二延时数据用于控制训练数据的传输延时。其中，所述第一延时数据和所述第二延时数据是根据历史存储器的物理层训练成功的结果进行预先配置，根据训练成功的结果配置数据不仅提高了所述校验结果是训练成功的概率，而且进一步提高了所述存储器训练方法的执行效率。
S102、从所述外部内存颗粒读取所述训练数据。
进一步地，所述训练数据由所述物理层控制器产生，然后所述物理层控制器根据所述第二延时数据将所述训练数据写入所述外部内存颗粒，再根据所述第二延时数据从所述外部内存颗粒读取所述训练数据。
S103、根据写入的所述训练数据以及读取的所述训练数据获取校验结果，其中，所述校验结果是校验所述训练数据对应的数据信号的左右边界是否在上升沿得到的。
其中，所训练数据是以对应的数据信号的形式在所述物理层控制器和所述外部内存颗 粒之间传输。无论是所述物理层控制器发送所述训练数据时的所述数据信号，还是所述物理层控制器读取所述训练数据时的所述数据信号，都应该遵循固态技术协会(JEDEC，Joint Electron Device Engineering Council)的标准，即所述训练数据对应的所述数据信号的左右边界都在上升沿，抵消因为封装工艺和PCB走线差异、外部因素例如温度和电压对所述训练数据对应的所述数据信号在传输过程中造成的被动延时。即使用所述第二延时数据抵消所述被动延时，保持所述数据信号在传输过程中被采样的完整性和正确性。其中，所述第一延时数据对于所述地址信号的作用与此类似故在此不再赘述。
S104、若所述校验结果是训练失败，则循环前述步骤；若所述校验结果是训练成功，写入训练结果数据至预设闪存存储器。
进一步地，所述获取第一延时数据和第二延时数据，包括：根据所述训练结果获取所述第一延时数据和所述第二延时数据，其中所述第一延时数据和所述第二延时数据来源于所述训练结果数据。即从已经训练成功的所述训练结果数据中获取所述第一延时数据和所述第二延时数据用于执行新一轮的存储器训练方法的步骤。直接从已经训练成功的所述训练结果数据中获取所述第一延时数据和所述第二延时数据不仅省略了配置所述第一延时数据和所述第二延时数据的步骤，提高了所述存储器训练方法的执行效率，而且根据训练成功的所述训练结果数据得到的所述第一延时数据和所述第二延时数据能够大大减小训练过程中所述校验结果是训练失败的出现概率和出现次数，也进一步提高了所述存储器训练方法的执行效率。
进一步地，所述若所述校验结果是训练成功，写入训练结果数据至预设闪存存储器之后还包括：首先，获取温度数据和电压数据，其中，所述温度数据是从温度传感器获得的环境温度，所述电压数据是系统电压。因为众所周知地是温度和电压的变化也会对所述训练数据在传输过程中对应的所述数据信号造成传输延迟方面的影响。然后，在获取所述温度数据和所述电压数据之后，进而获取所述温度数据的第一变化量以及所述电压数据的第二变化量。进而，使用根据预设判断规则、所述第一变化量和所述第二变化量获取判断结果。若所述判断结果是需要调整，则根据预设调整规则调整所述第一延时数据和/或所述第二延时数据。
进一步地，所述若所述校验结果是训练成功，写入训练结果数据至预设闪存存储器之后还包括：首先，获取不同所述闪存存储器中保存的所述训练结果数据，其中，所述不同闪存存储器包含不同所述外部内存颗粒对应的所述训练结果数据。然后，根据所述训练结果数据获取对比分析结果数据，其中，所述对比分析结果数据是通过对比分析所述不同闪存存储器中保存的所述训练结果数据获得的。其中，通过对比分析所述结果数据可以发现在训练过程中所产生的偶发错误，例如通过对比分析所述结果数据发现某一训练过程中所述训练结果数据中的第二延时数据比其他训练过程对应的第二延时数据要明显的过大或过小，则将所述偶发错误对应的训练过程进行重新训练或直接修改所述偶发错误，例如将所述偶发错误对应的第二延时数据修改至与其他第二延时数据接近的范围内。
进一步地，所述获取所述温度数据的第一变化量，所述电压数据的第二变化量之后还包括：根据所述第一变化量和/或所述第二变化量，判断是否需要进行重置存储器训练步骤，或根据预设算法调整所述训练结果数据。其中，记录根据预设算法调整所述训练结果数据的调整结果，根据所述调整结果生成历史经验数据。进一步地，根据所述第一变化量和/或所述第二变化量，判断是否需要根据所述历史经验数据对所述训练结果进行调整。
本实施例提供的存储器训练方法，通过获取训练数据，根据地址信号向外部内存颗粒写入所述训练数据，然后从所述外部内存颗粒读取所述训练数据，根据写入的所述训练数据以及读取的所述训练数据获取校验结果，最后将训练成功的训练结果数据写入至预设闪存存储器。不仅将训练控制的部分从内存芯片上分离出来，减少了对内存芯片逻辑资源或芯片面积的占用，而且可以灵活地更改或更新存储器训练方案。
应理解，上述实施例中各步骤的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本申请实施例的实施过程构成任何限定。
在一实施例中，提供一种存储器训练系统100。如图2所示，该存储器训练系统100包括至少一个训练控制器10、与所述训练控制器连接的物理层控制器20。各组成部分详细说明如下：
所述训练控制器10用于发送控制指令至所述物理层控制器20，控制所述物理层控制器20的运行，生成用于控制地址信号传输的第一延时数据和训练数据传输的第二延时数据，并从所述物理层控制器20获取训练结果；
所述物理层控制器20连接外部内存颗粒50，根据所述第一延时数据和所述第二延时数据与外部内存颗粒50进行所述地址信号和所述训练数据的传输，并根据写入的所述训练数据以及读取的所述训练数据获取校验结果。
进一步地，如图3所示，所述物理层控制器20包括寄存器模块201、命令队列模块202、训练数据模块203、第一延时模块204和第二延时模块205。
寄存器模块201，用于接收所述训练控制器10发送的所述控制指令、所述第一延时数据和所述第二延时数据，并根据所述控制指令输出第一控制信号至所述命令队列模块202，输出第二控制信号至所述训练数据模块203；
第一延时模块204，用于从所述寄存器模块201获取所述第一延时数据，使用所述第一延时数据控制所述地址信号的传输延时；
第二延时模块205，用于从所述寄存器模块201获取所述第二延时数据，使用所述第二延时数据控制所述训练数据的传输延时；
命令队列模块202，用于根据所述第一控制信号，通过所述第一延时模块204发送地址信号至所述外部内存颗粒50，发送数据读写信号至所述训练数据模块203；
训练数据模块203，用于根据所述第二控制信号生成所述训练数据，根据所述数据读写信号通过所述第二延时模块205向所述外部内存颗粒50写入所述训练数据或从所述外部内存颗粒50读取所述训练数据，根据写入的所述训练数据以及读取的所述训练数据获 取校验结果。
进一步地，如图4所示，所述训练控制器10还与闪存存储器30和传感器40连接。
闪存存储器30，用于存储所述训练结果；
传感器40，用于获取训练环境温度和训练系统电压。
进一步地，如图5所示，所述存储器训练系统100包含至少两个所述训练控制器10，单个所述训练控制器10连接至少两个所述物理层控制器20；所述训练控制器10对比分析所述至少两个所述物理层控制器20的所述训练结果，得到对比分析结果；所述至少两个所述训练控制器10共享所述对比分析结果。
本实施例提供的存储器训练系统100，通过训练控制器发送控制指令至所述物理层控制器，控制所述物理层控制器的运行，生成用于控制地址信号传输的第一延时数据和训练数据传输的第二延时数据，并从所述物理层控制器获取训练结果，然后通过物理层控制器连接外部内存颗粒，根据所述第一延时数据和所述第二延时数据与外部内存颗粒进行所述地址信号和所述训练数据的传输，并根据写入的所述训练数据以及读取的所述训练数据获取校验结果。不仅将训练控制的部分从内存芯片上分离出来，减少了对内存芯片逻辑资源或芯片面积的占用，而且可以通过训练控制器灵活地更改或更新存储器训练方案。并且还能通过所述训练控制器，将硬件资源和训练结果进行共享，进一步提高了存储器的训练效率。
其中上述模块/单元中的“第一”和“第二”的意义仅在于将不同的模块/单元加以区分，并不用于限定哪个模块/单元的优先级更高或者其它的限定意义。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或模块的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或模块，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或模块，本申请中所出现的模块的划分，仅仅是一种逻辑上的划分，实际应用中实现时可以有另外的划分方式。
关于存储器训练系统的具体限定可以参见上文中对于存储器训练方法的限定，在此不再赘述。上述存储器训练系统中的各个模块可全部或部分通过软件、硬件及其组合来实现。上述各模块可以硬件形式内嵌于或独立于计算机设备中的处理器中，也可以以软件形式存储于计算机设备中的存储器中，以便于处理器调用执行以上各个模块对应的操作。
在一个实施例中，提供了一种计算机可读存储介质，其上存储有计算机程序，所述计算机可读存储介质可以是非易失性，也可以是易失性，所述计算机程序被处理器执行时实现上述实施例中存储器训练方法的步骤，例如图1所示的步骤S101至步骤S104及该方法的其它扩展和相关步骤的延伸。或者，计算机程序被处理器执行时实现上述实施例中存储器训练系统的各模块/单元的功能，例如图3所示模块10至模块50的功能。为避免重复，这里不再赘述。
本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，是可以通过 计算机程序来指令相关的硬件来完成，所述的计算机程序可存储于一非易失性计算机可读取存储介质中，该计算机程序在执行时，可包括如上述各方法的实施例的流程。其中，本申请所提供的各实施例中所使用的对存储器、存储、数据库或其它介质的任何引用，均可包括非易失性和/或易失性存储器。非易失性存储器可包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)或闪存。易失性存储器可包括随机存取存储器(RAM)或者外部高速缓冲存储器。作为说明而非局限，RAM以多种形式可得，诸如静态RAM(SRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、双数据率SDRAM(DDRSDRAM)、增强型SDRAM(ESDRAM)、同步链路(Synchlink)DRAM(SLDRAM)、存储器总线(Rambus)直接RAM(RDRAM)、直接存储器总线动态RAM(DRDRAM)、以及存储器总线动态RAM(RDRAM)等。
所属领域的技术人员可以清楚地了解到，为了描述的方便和简洁，仅以上述各功能单元、模块的划分进行举例说明，实际应用中，可以根据需要而将上述功能分配由不同的功能单元、模块完成，即将所述装置的内部结构划分成不同的功能单元或模块，以完成以上描述的全部或者部分功能。
以上所述实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围，均应包含在本申请的保护范围之内。

Claims (20)

  1. 一种存储器训练方法，其中，包括：
    获取训练数据，根据地址信号向外部内存颗粒写入所述训练数据，其中，所述训练数据用于在物理层控制器和外部内存颗粒之间传输；
    从所述外部内存颗粒读取所述训练数据；
    根据写入的所述训练数据以及读取的所述训练数据获取校验结果，其中，所述校验结果是校验所述训练数据对应的数据信号的左右边界是否在上升沿得到的；
    若所述校验结果是训练失败，则循环前述步骤；若所述校验结果是训练成功，写入训练结果数据至预设闪存存储器。
  2. 根据权利要求1所述的存储器训练方法，其中，所述获取训练数据，根据地址信号向外部内存颗粒写入所述训练数据之前，还包括：
    获取第一延时数据和第二延时数据，其中，所述第一延时数据用于控制地址信号的传输延时，所述第二延时数据用于控制训练数据的传输延时。
  3. 根据权利要求2所述的存储器训练方法，其中，所述获取第一延时数据和第二延时数据，包括：
    根据所述训练结果获取所述第一延时数据和所述第二延时数据，其中所述第一延时数据和所述第二延时数据来源于所述训练结果数据。
  4. 根据权利要求2所述的存储器训练方法，其中，所述若所述校验结果是训练成功，写入训练结果数据至预设闪存存储器之后还包括：
    获取温度数据和电压数据，其中，所述温度数据是从温度传感器获得的环境温度，所述电压数据是系统电压；
    获取所述温度数据的第一变化量以及所述电压数据的第二变化量；
    根据预设判断规则、所述第一变化量和所述第二变化量获取判断结果；
    若所述判断结果是需要调整，则根据预设调整规则调整所述第一延时数据和/或所述第二延时数据。
  5. 根据权利要求1所述的存储器训练方法，其中，所述若所述校验结果是训练成功，写入训练结果数据至预设闪存存储器之后还包括：
    获取不同所述闪存存储器中保存的所述训练结果数据，其中，所述不同闪存存储器包含不同所述外部内存颗粒对应的所述训练结果数据；
    根据所述训练结果数据获取对比分析结果数据，其中，所述对比分析结果数据是通过对比分析所述不同闪存存储器中保存的所述训练结果数据获得的。
  6. 根据权利要求4所述的存储器训练方法，其中，所述获取所述温度数据的第一变化量，所述电压数据的第二变化量之后还包括：
    根据所述第一变化量和/或所述第二变化量，判断是否需要进行重置存储器训练步骤， 或根据预设算法调整所述训练结果数据。
  7. 一种存储器训练系统，其中，包括至少一个训练控制器、与所述训练控制器连接的物理层控制器；
    所述训练控制器用于发送控制指令至所述物理层控制器，控制所述物理层控制器的运行，生成用于控制地址信号传输的第一延时数据和训练数据传输的第二延时数据，并从所述物理层控制器获取训练结果；
    所述物理层控制器连接外部内存颗粒，根据所述第一延时数据和所述第二延时数据与外部内存颗粒进行所述地址信号和所述训练数据的传输，并根据写入的所述训练数据以及读取的所述训练数据获取校验结果。
  8. 根据权利要求7所述的存储器训练系统，其中，所述物理层控制器包括寄存器模块、命令队列模块、训练数据模块、第一延时模块和第二延时模块，其中，
    寄存器模块，用于接收所述训练控制器发送的所述控制指令、所述第一延时数据和所述第二延时数据，并根据所述控制指令输出第一控制信号至所述命令队列模块，输出第二控制信号至所述训练数据模块；
    第一延时模块，用于从所述寄存器模块获取所述第一延时数据，使用所述第一延时数据控制所述地址信号的传输延时；
    第二延时模块，用于从所述寄存器模块获取所述第二延时数据，使用所述第二延时数据控制所述训练数据的传输延时；
    命令队列模块，用于根据所述第一控制信号，通过所述第一延时模块发送地址信号至所述外部内存颗粒，发送数据读写信号至所述训练数据模块；
    训练数据模块，用于根据所述第二控制信号生成所述训练数据，根据所述数据读写信号通过所述第二延时模块向所述外部内存颗粒写入所述训练数据或从所述外部内存颗粒读取所述训练数据，根据写入的所述训练数据以及读取的所述训练数据获取校验结果。
  9. 根据权利要求7所述的存储器训练系统，其中，所述训练控制器还与闪存存储器和传感器连接；
    所述闪存存储器用于存储所述训练结果；
    所述传感器用于获取训练环境温度和训练系统电压。
  10. 根据权利要求7所述的存储器训练系统，其中，包含至少两个所述训练控制器，单个所述训练控制器连接至少两个所述物理层控制器；
    所述训练控制器对比分析所述至少两个所述物理层控制器的所述训练结果，得到对比分析结果；所述至少两个所述训练控制器共享所述对比分析结果。
  11. 一种计算机设备，其中，所述计算机设备包括处理器、以及与所述处理器耦接的存储器，所述存储器存储有被所述处理器执行的程序指令；所述处理器执行所述存储器存储的所述程序指令时实现以下步骤：
    获取训练数据，根据地址信号向外部内存颗粒写入所述训练数据，其中，所述训练数 据用于在物理层控制器和外部内存颗粒之间传输；
    从所述外部内存颗粒读取所述训练数据；
    根据写入的所述训练数据以及读取的所述训练数据获取校验结果，其中，所述校验结果是校验所述训练数据对应的数据信号的左右边界是否在上升沿得到的；
    若所述校验结果是训练失败，则循环前述步骤；若所述校验结果是训练成功，写入训练结果数据至预设闪存存储器。
  12. 根据权利要求11所述的计算机设备，其中，所述获取训练数据，根据地址信号向外部内存颗粒写入所述训练数据之前，还包括：
    获取第一延时数据和第二延时数据，其中，所述第一延时数据用于控制地址信号的传输延时，所述第二延时数据用于控制训练数据的传输延时。
  13. 根据权利要求12所述的计算机设备，其中，所述获取第一延时数据和第二延时数据，包括：
    根据所述训练结果获取所述第一延时数据和所述第二延时数据，其中所述第一延时数据和所述第二延时数据来源于所述训练结果数据。
  14. 根据权利要求12所述的计算机设备，其中，所述若所述校验结果是训练成功，写入训练结果数据至预设闪存存储器之后还包括：
    获取温度数据和电压数据，其中，所述温度数据是从温度传感器获得的环境温度，所述电压数据是系统电压；
    获取所述温度数据的第一变化量以及所述电压数据的第二变化量；
    根据预设判断规则、所述第一变化量和所述第二变化量获取判断结果；
    若所述判断结果是需要调整，则根据预设调整规则调整所述第一延时数据和/或所述第二延时数据。
  15. 根据权利要求11所述的计算机设备，其中，所述若所述校验结果是训练成功，写入训练结果数据至预设闪存存储器之后还包括：
    获取不同所述闪存存储器中保存的所述训练结果数据，其中，所述不同闪存存储器包含不同所述外部内存颗粒对应的所述训练结果数据；
    根据所述训练结果数据获取对比分析结果数据，其中，所述对比分析结果数据是通过对比分析所述不同闪存存储器中保存的所述训练结果数据获得的。
  16. 根据权利要求14所述的计算机设备，其中，所述获取所述温度数据的第一变化量，所述电压数据的第二变化量之后还包括：
    根据所述第一变化量和/或所述第二变化量，判断是否需要进行重置存储器训练步骤，或根据预设算法调整所述训练结果数据。
  17. 一种计算机可读存储介质，其中，所述计算机可读存储介质内存储有程序指令，所述程序指令被处理器执行时实现以下步骤：
    获取训练数据，根据地址信号向外部内存颗粒写入所述训练数据，其中，所述训练数 据用于在物理层控制器和外部内存颗粒之间传输；
    从所述外部内存颗粒读取所述训练数据；
    根据写入的所述训练数据以及读取的所述训练数据获取校验结果，其中，所述校验结果是校验所述训练数据对应的数据信号的左右边界是否在上升沿得到的；
    若所述校验结果是训练失败，则循环前述步骤；若所述校验结果是训练成功，写入训练结果数据至预设闪存存储器。
  18. 根据权利要求17所述的计算机可读存储介质，其中，所述获取训练数据，根据地址信号向外部内存颗粒写入所述训练数据之前，还包括：
    获取第一延时数据和第二延时数据，其中，所述第一延时数据用于控制地址信号的传输延时，所述第二延时数据用于控制训练数据的传输延时。
  19. 根据权利要求18所述的计算机可读存储介质，其中，所述获取第一延时数据和第二延时数据，包括：
    根据所述训练结果获取所述第一延时数据和所述第二延时数据，其中所述第一延时数据和所述第二延时数据来源于所述训练结果数据。
  20. 根据权利要求18所述的计算机可读存储介质，其中，所述若所述校验结果是训练成功，写入训练结果数据至预设闪存存储器之后还包括：
    获取温度数据和电压数据，其中，所述温度数据是从温度传感器获得的环境温度，所述电压数据是系统电压；
    获取所述温度数据的第一变化量以及所述电压数据的第二变化量；
    根据预设判断规则、所述第一变化量和所述第二变化量获取判断结果；
    若所述判断结果是需要调整，则根据预设调整规则调整所述第一延时数据和/或所述第二延时数据。
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