JP6761179B2 - 半導体装置及び半導体装置の制御方法 - Google Patents
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Description
図1(A)は、以下に説明する各実施形態が適用される半導体装置としての積層メモリデバイスの構成例を示す図である。積層メモリデバイスは、図1(A)に示すように、ロジック回路が設けられたロジックチップ101と、メモリ回路としてのDRAM(Dynamic Random Access Memory)回路が設けられた複数のメモリチップ(DRAMチップ)102とを有する。複数のメモリチップ102は、ロジックチップ101の上に積層され、シリコン貫通ビア(TSV:Through Silicon Via)によりロジックチップ101と接続されている。
第1の実施形態について説明する。
図2は、第1の実施形態における積層メモリデバイスの構成例を示す断面図である。図2に示すように、第1の実施形態における積層メモリデバイスは、図1(B)に示した構成、及び温度測定のためのTDR測定に用いる伝送路を有する。TDR測定に用いる伝送路は、TSVやチップ内配線等の配線201、及びマイクロバンプ202とマイクロバンプ202同士を接合するはんだ203とを有するマイクロバンプ部で形成されている。
次に、第2の実施形態について説明する。TDR測定により得られる反射波形においては、インピーダンスの変化量も温度に応じて変わる。第2の実施形態では、マイクロバンプ部(202、203)のインピーダンスの変化を計測し、計測されたインピーダンスからマイクロバンプ202間にある各メモリセル近傍の温度を求める。なお、第2の実施形態における積層メモリデバイスの構成は、図2及び図3に示した第1の実施形態における積層メモリデバイスの構成と同様であるので、説明は省略する。
次に、第3の実施形態について説明する。
積層メモリデバイスの近傍にCPU等のLSIを配置した場合、LSIの発熱による影響を受けて、積層メモリデバイスはLSIに近い側では温度が高くなり、遠い側では温度が低くなる。第3の実施形態では、図11に一例を示すように、複数のマイクロバンプ部(202、203)及び配線(TSVを含む)201を有する縦方向(積層方向)の部分伝送路の伝搬遅延時間をTDR部301により計測し、計測された伝搬遅延時間からその部分のメモリエリアの温度を求める。すなわち、縦方向(積層方向)にTSV201により接続されているマイクロバンプ部の間の伝搬遅延時間を計測する。例えば、メモリチップに形成されたTDR測定のための伝送路において、最下部のマイクロバンプ部とその上方に配置された最上部のマイクロバンプ部との間の伝搬遅延時間を計測する。なお、第3の実施形態における積層メモリデバイスの構成及び機能構成は、図2〜図4に示した第1の実施形態における積層メモリデバイスの構成及び機能構成と同様であるので、説明は省略する。
次に、第4の実施形態について説明する。
図15(A)は、第4の実施形態における積層メモリデバイスの構成例を示す断面図である。図15(A)に示すように、第4の実施形態における積層メモリデバイスは、図1(B)に示した構成、及び温度測定のためのTDR測定に用いる伝送路を有する。TDR測定に用いる伝送路は、TSVやチップ内配線等の配線1501、及びマイクロバンプ1502とマイクロバンプ1502同士を接合するはんだ1503とを有するマイクロバンプ部で形成されている。第4の実施形態における積層メモリデバイスでは、マイクロバンプ部(1502、1503)の間にチップ内配線を含むようにTDR測定に用いる伝送路が形成されている。TDR測定に用いる伝送路が有するチップ内配線1501は、図15(B)に上方から見た配置例を示すように、メモリセルが形成されるメモリセル領域1511に近接するように配置されている。図15(B)において、1512はメモリセルに係る配線である。
以上の第1〜第4の実施形態を含む実施形態に関し、さらに以下の付記を開示する。
メモリ回路を有する複数のチップが積層された半導体装置であって、
前記複数のチップに形成された複数のマイクロバンプ部を有する伝送路と、
前記伝送路での信号伝送時における反射波形を検出し、前記検出した反射波形から前記伝送路上の所定部分の伝搬遅延時間を計測する測定部と、
前記測定部により計測された前記伝搬遅延時間から前記所定部分に対応する各メモリエリアの温度を求める判定部と、
前記判定部により求めた各メモリエリアの温度に基づいて各メモリエリアのリフレッシュ間隔を設定し、前記設定したリフレッシュ間隔で各メモリエリアの前記メモリ回路のリフレッシュ動作を実行する制御部とを有することを特徴とする半導体装置。
(付記2)
前記測定部は、前記マイクロバンプ部の伝搬遅延時間を計測することを特徴とする付記1記載の半導体装置。
(付記3)
前記測定部は、前記複数のチップの積層方向に貫通ビアにより接続されている複数のマイクロバンプ部の間の伝搬遅延時間を計測することを特徴とする付記1記載の半導体装置。
(付記4)
前記伝送路は、前記メモリ回路のメモリセルに近接して配置されている、前記チップの配線を含み、
前記測定部は、前記メモリセルに近接して配置されている前記チップの配線を間に挟む前記マイクロバンプ部の間の伝搬遅延時間を計測することを特徴とする付記1記載の半導体装置。
(付記5)
積層された前記チップ間に高誘電アンダーフィルが充填されていることを特徴とする付記1〜4の何れか1項に記載の半導体装置。
(付記6)
前記判定部は、前記伝搬遅延時間と温度との関係を示すテーブルを参照し、前記測定部により計測された前記伝搬遅延時間から各メモリエリアの温度を求めることを特徴とする付記1〜5の何れか1項に記載の半導体装置。
(付記7)
前記制御部は、温度に対する前記リフレッシュ間隔の設定を示すテーブルを参照し、前記判定部により求めた各メモリエリアの温度に応じた前記リフレッシュ間隔を前記メモリエリア毎に設定することを特徴とする付記1〜6の何れか1項に記載の半導体装置。
(付記8)
メモリ回路を有する複数のチップが積層された半導体装置であって、
前記複数のチップに形成された複数のマイクロバンプ部を有する伝送路と、
前記伝送路での信号伝送時における反射波形を検出し、前記検出した反射波形から前記マイクロバンプ部のインピーダンスを計測する測定部と、
前記測定部により計測された前記インピーダンスから前記マイクロバンプ部に対応する各メモリエリアの温度を求める判定部と、
前記判定部により求めた各メモリエリアの温度に基づいて各メモリエリアのリフレッシュ間隔を設定し、前記設定したリフレッシュ間隔で各メモリエリアの前記メモリ回路のリフレッシュ動作を実行する制御部とを有することを特徴とする半導体装置。
(付記9)
積層された前記チップ間に高誘電アンダーフィルが充填されていることを特徴とする付記8記載の半導体装置。
(付記10)
前記判定部は、前記インピーダンスと温度との関係を示すテーブルを参照し、前記測定部により計測された前記インピーダンスから各メモリエリアの温度を求めることを特徴とする付記8又は9記載の半導体装置。
(付記11)
前記制御部は、温度に対する前記リフレッシュ間隔の設定を示すテーブルを参照し、前記判定部により求めた各メモリエリアの温度に応じた前記リフレッシュ間隔を前記メモリエリア毎に設定することを特徴とする付記8〜10の何れか1項に記載の半導体装置。
(付記12)
メモリ回路を有する複数のチップが積層された半導体装置の制御方法であって、
前記半導体装置の測定部が、前記複数のチップに形成された複数のマイクロバンプ部を有する伝送路での信号伝送時における反射波形を検出し、前記検出した反射波形から前記伝送路上の所定部分の伝搬遅延時間を計測し、
前記半導体装置の判定部が、前記計測された前記伝搬遅延時間から前記所定部分に対応する各メモリエリアの温度を求め、
前記半導体装置の制御部が、前記求めた各メモリエリアの温度に基づいて各メモリエリアのリフレッシュ間隔を設定し、前記設定したリフレッシュ間隔で各メモリエリアの前記メモリ回路のリフレッシュ動作を実行することを特徴とする半導体装置の制御方法。
(付記13)
メモリ回路を有する複数のチップが積層された半導体装置の制御方法であって、
前記半導体装置の測定部が、前記複数のチップに形成された複数のマイクロバンプ部を有する伝送路での信号伝送時における反射波形を検出し、前記検出した反射波形から前記マイクロバンプ部のインピーダンスを計測し、
前記半導体装置の判定部が、前記計測された前記インピーダンスから前記マイクロバンプ部に対応する各メモリエリアの温度を求め、
前記半導体装置の制御部が、前記求めた各メモリエリアの温度に基づいて各メモリエリアのリフレッシュ間隔を設定し、前記設定したリフレッシュ間隔で各メモリエリアの前記メモリ回路のリフレッシュ動作を実行することを特徴とする半導体装置の制御方法。
102、420 メモリチップ
103 シリコン貫通ビア(TSV)
104 アンダーフィル
201 配線
202 マイクロバンプ
203 はんだ
301 TDR部
302 信号出力部
303 信号検出部
411 プロセッサ
412A 伝搬遅延時間測定部
412B インピーダンス測定部
413 温度測定部
414A 伝搬遅延時間−温度特性テーブル
414B インピーダンス−温度特性テーブル
415 リフレッシュ条件テーブル
Claims (10)
- メモリ回路を有する複数のチップが積層された半導体装置であって、
前記複数のチップに形成された複数のマイクロバンプ部を有する伝送路と、
前記伝送路での信号伝送時における反射波形を検出し、前記検出した反射波形から前記伝送路上の所定部分の伝搬遅延時間を計測する測定部と、
前記測定部により計測された前記伝搬遅延時間から前記所定部分に対応する各メモリエリアの温度を求める判定部と、
前記判定部により求めた各メモリエリアの温度に基づいて各メモリエリアのリフレッシュ間隔を設定し、前記設定したリフレッシュ間隔で各メモリエリアの前記メモリ回路のリフレッシュ動作を実行する制御部とを有することを特徴とする半導体装置。 - 前記測定部は、前記マイクロバンプ部の伝搬遅延時間を計測することを特徴とする請求項1記載の半導体装置。
- 前記測定部は、前記複数のチップの積層方向に貫通ビアにより接続されている複数のマイクロバンプ部の間の伝搬遅延時間を計測することを特徴とする請求項1記載の半導体装置。
- 前記伝送路は、前記メモリ回路のメモリセルに近接して配置されている、前記チップの配線を含み、
前記測定部は、前記メモリセルに近接して配置されている前記チップの配線を間に挟む前記マイクロバンプ部の間の伝搬遅延時間を計測することを特徴とする請求項1記載の半導体装置。 - 積層された前記チップ間に高誘電アンダーフィルが充填されていることを特徴とする請求項1〜4の何れか1項に記載の半導体装置。
- 前記判定部は、前記伝搬遅延時間と温度との関係を示すテーブルを参照し、前記測定部により計測された前記伝搬遅延時間から各メモリエリアの温度を求めることを特徴とする請求項1〜5の何れか1項に記載の半導体装置。
- 前記制御部は、温度に対する前記リフレッシュ間隔の設定を示すテーブルを参照し、前記判定部により求めた各メモリエリアの温度に応じた前記リフレッシュ間隔を前記メモリエリア毎に設定することを特徴とする請求項1〜6の何れか1項に記載の半導体装置。
- メモリ回路を有する複数のチップが積層された半導体装置であって、
前記複数のチップに形成された複数のマイクロバンプ部を有する伝送路と、
前記伝送路での信号伝送時における反射波形を検出し、前記検出した反射波形から前記マイクロバンプ部のインピーダンスを計測する測定部と、
前記測定部により計測された前記インピーダンスから前記マイクロバンプ部に対応する各メモリエリアの温度を求める判定部と、
前記判定部により求めた各メモリエリアの温度に基づいて各メモリエリアのリフレッシュ間隔を設定し、前記設定したリフレッシュ間隔で各メモリエリアの前記メモリ回路のリフレッシュ動作を実行する制御部とを有することを特徴とする半導体装置。 - メモリ回路を有する複数のチップが積層された半導体装置の制御方法であって、
前記半導体装置の測定部が、前記複数のチップに形成された複数のマイクロバンプ部を有する伝送路での信号伝送時における反射波形を検出し、前記検出した反射波形から前記伝送路上の所定部分の伝搬遅延時間を計測し、
前記半導体装置の判定部が、前記計測された前記伝搬遅延時間から前記所定部分に対応する各メモリエリアの温度を求め、
前記半導体装置の制御部が、前記求めた各メモリエリアの温度に基づいて各メモリエリアのリフレッシュ間隔を設定し、前記設定したリフレッシュ間隔で各メモリエリアの前記メモリ回路のリフレッシュ動作を実行することを特徴とする半導体装置の制御方法。 - メモリ回路を有する複数のチップが積層された半導体装置の制御方法であって、
前記半導体装置の測定部が、前記複数のチップに形成された複数のマイクロバンプ部を有する伝送路での信号伝送時における反射波形を検出し、前記検出した反射波形から前記マイクロバンプ部のインピーダンスを計測し、
前記半導体装置の判定部が、前記計測された前記インピーダンスから前記マイクロバンプ部に対応する各メモリエリアの温度を求め、
前記半導体装置の制御部が、前記求めた各メモリエリアの温度に基づいて各メモリエリアのリフレッシュ間隔を設定し、前記設定したリフレッシュ間隔で各メモリエリアの前記メモリ回路のリフレッシュ動作を実行することを特徴とする半導体装置の制御方法。
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