CN110676185A - 一种细节距bga新型封装结构与滤波电容设计方法 - Google Patents

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Abstract

本发明公开了一种细节距BGA新型封装结构与滤波电容设计方法,其特征在于,包括以下步骤:(1)、设计BGA封装基板正面安装滤波电容;(2)、设计BGA封装引脚分配;(3)、设计封装基板背面的滤波电容布设区域。采用本新型BGA封装结构与滤波电容设计方法,解决了因细节距BGA封装焊球高度受限带来的封装电容布局难题,为细节距BGA封装增加了封装背面电容,有效降低了封装电源分配系统电源阻抗特性,达到提高封装电源完整性的目的。

Description

一种细节距BGA新型封装结构与滤波电容设计方法
技术领域
本发明属于集成电路芯片封装的技术领域,具体涉及一种细节距BGA新型封装结构与滤波电容设计方法。
背景技术
超大规模集成电路(Very Large Scale Integration Circuit,VLSI),是一种将大量晶体管组合到单一芯片的集成电路,其集成度大于大规模集成电路。超大规模集成电路芯片随着集成度、工作频率、运算性能的不断提升,芯片运行需要的功耗也逐渐提高。与此同时,芯片工作电压随着工艺制程的进步而不断降低,导致芯片工作电压的容限也随之减小,为了确保芯片稳定可靠运行,电源分配系统面临严峻的挑战。
芯片封装,是安装半导体集成电路芯片用的外壳,起着安放、固定、密封、保护芯片和增强电热性能的作用,而且还是沟通芯片内部世界与外部电路的桥梁——芯片上的接点用导线连接到封装外壳的引脚上,这些引脚又通过印制板上的导线与其他器件建立连接。因此,封装是芯片的有效载体,而封装电源分配网络设计已经成为系统级电源完整性设计中极其重要的一个环节。目前在封装基板上增加封装级滤波电容,是业界广泛采用的一种可有效提升电源分配系统电源完整性的设计方法。
现有技术中,文献(Electrical Performance Assessment of AdvancedSubstrate Technologies for High Speed Networking Applications,2009 ElectronicComponents and Technology Conference,1193-1199)公开了一种BGA封装滤波电容设计方法,通过在BGA封装基板的背面安装滤波电容,可以有效降低电源分配系统电源噪声,提高电源完整性。但是随着封装集成度的提高,采用上述文献介绍的封装滤波电容设计方法是针对具有1.0mm引脚节距的BGA封装,,一旦用于封装引脚节距更小的,如封装引脚节距缩小至0.8mm,上述方法就不能适用。
因此,需要针对细节距封装技术进行研究改进。
发明内容
本发明的目的是为了解决上述问题,提供一种细节距BGA新型封装结构与滤波电容设计方法。
为了达到上述发明目的,本发明采用以下技术方案:
一种细节距BGA新型封装结构与滤波电容设计方法,其特征在于,包括以下步骤:
(1)、设计BGA封装基板正面安装滤波电容;
(2)、设计BGA封装引脚分配;
(3)、设计封装基板背面的滤波电容布设区域。
进一步的,所述BGA封装基板正面的滤波电容主要用于为芯片接口电源与核心电源提供滤波。
进一步的,所述步骤(1)的设计BGA封装基板正面安装滤波电容具体为:
综合封装基板面积、芯片面积、封装底充胶面积、滤波电容尺寸、滤波电容数量的因素,规划设计基板正面滤波电容布设区域。
进一步的,所述基板正面的滤波电容为一圈或两圈。
进一步的,所述步骤(2)中设计的引脚分配采用非满阵列引脚分配。
进一步的,所述基板背面的滤波电容主要用于为芯片核心电源提供滤波。
进一步的,所述步骤(3)中的布设区域采用回字型滤波电容布设区域。
进一步的,所述步骤(3)中设计滤波电容布设区域具体为:
根据芯片面积、核心电源地引脚数量、滤波电容尺寸、滤波电容数量的因素,规划设计滤波电容布设区域,在芯片核心电源地引脚区域外侧位置移除部分电源地引脚用于封装滤波电容摆放提供布局空间。
进一步的,所述步骤(3)中的滤波电容采用高度小于细节距封装焊球高度的超薄电容。针对细节距BGA封装焊球高度较小的特点,在封装基板背面设计安装Low Profile电容(超薄电容),避免封装电容高度大于封装焊球高度,封装可以直接组装在常规印制板上使用。
进一步的,所述超薄电容采用低电感滤波电容。
本发明与现有技术相比,有益效果是:
采用本新型BGA封装结构与滤波电容设计方法,解决了因细节距BGA封装焊球高度受限带来的封装电容布局难题,为细节距BGA封装增加了封装背面电容,有效降低了封装电源分配系统电源阻抗特性,达到提高封装电源完整性的目的。
附图说明
图1是一种细节距BGA新型封装结构与滤波电容设计方法的流程示意图;
图2是一种封装基板侧面示意图;
图3是一种封装基板背面示意图。
图中,1. PCB板,2.引脚,3.芯片核心电源地引脚区域,4.封装滤波电路布局空间,5.封装基板正面滤波电容,6.封装基板背面滤波电容。
具体实施方式
下面通过具体实施例对本发明的技术方案作进一步描述说明,使得本技术方案更加清楚、明白。本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用,本说明书中的各项细节也可以基于不同观点与应用,在没有背离本发明的精神下进行各种修饰或改变。
本实施例涉及一种细节距BGA新型封装结构与滤波电容设计方法,如图1所示,该方法包括以下步骤:
(1)、设计BGA封装基板正面安装滤波电容;
(2)、设计BGA封装引脚分配;
(3)、设计封装基板背面的滤波电容布设区域。
随着集成技术的进步、设备的改进和深亚微米技术的使用,LSI、VLSI、ULSI相继出现,硅单芯片集成度不断提高,对集成电路封装要求更加严格,I/O引脚数急剧增加,功耗也随之增大。为满足发展的需要,在原有封装品种基础上,又增添了新的品种——球栅阵列封装,简称BGA(Ball Grid Array Package)。采用BGA封装使内存在体积不变的情况下内存容量提高两到三倍。
如图2所示,在PCB板1的正面、背面都设置滤波电容,即正面设置封装基板正面滤波电容5,在背面设置封装基板背面滤波电容6。
本实施例通过对BGA封装基板正面与背面同时设计安装滤波电容,降低封装电源分配系统电源频域阻抗。
优选的,所述BGA封装基板正面的滤波电容主要用于为芯片接口电源与核心电源提供滤波。
本实施例的设计方法中,所述步骤(1)的设计BGA封装基板正面安装滤波电容具体为:
需要综合封装基板面积、芯片面积、封装底充胶面积、滤波电容尺寸、滤波电容数量等各种相关因素,来规划设计基板正面滤波电容布设区域。
例如根据滤波电容的尺寸大小,在BGA封装基板正面中设计采用一圈或两圈滤波电容进行布局。
本实施例的设计方法中,所述步骤(2)中设计的引脚分配采用非满阵列引脚分配。
所述基板背面的滤波电容主要用于为芯片核心电源提供滤波。
所述步骤(3)中的布设区域采用回字型滤波电容布设区域。
本方法中所述步骤(3)中设计滤波电容布设区域具体过程为:根据芯片面积、核心电源地引脚数量、滤波电容尺寸、滤波电容数量等各种相关因素,规划设计滤波电容布设区域,在芯片核心电源地引脚区域外侧位置移除部分电源地引脚用于封装滤波电容摆放提供布局空间。
封装结构的背面结构如图2所示,整块PCB板1上均布多个引脚2,在芯片核心电源地引脚区域3外侧位置移除部分电源地引脚,为封装滤波电容摆放提供布局空间,即封装滤波布局空间4,其中封装滤波电容呈回字形布局。
本实施例中,在所述步骤(3)中的滤波电容也就是PCB板背面的封装基板背面滤波电容6采用高度小于细节距封装焊球高度的Low Profile电容(超薄电容)。所述超薄电容优选采用低电感滤波电容。有效减低封装级电源分配网络寄生电感,提升封装电源分配系统整体性能。
本方法通过在封装基板正面与背面均设计滤波电容,增加封装滤波电容数量,有效提升封装级滤波电容滤波效果。
本方法中的步骤流程图中或在此以其他方式描述的任何过程或方法描述可以被理解为,表示包括一个或更多个用于实现定制逻辑功能或过程的步骤,并且本发明的优选实施方式的范围包括另外的实现方式,其中可以不按所示出或讨论的顺序,包括根据所涉及的功能按基本同时的方式或按相反的顺序,来执行功能,这应被本发明的实施例所属技术领域的技术人员所理解。
以上为本发明的优选实施方式,并不限定本发明的保护范围,对于本领域技术人员根据本发明的设计思路做出的变形及改进,都应当视为本发明的保护范围之内。更具体地说,在本申请公开、附图和权利要求的范围内,可以对主题组合布局的组成部件和/或布局进行多种变型和改进。除了对组成部件和/或布局进行的变型和改进外,对于本领域技术人员来说,其他的用途也将是明显的。

Claims (10)

1.一种细节距BGA新型封装结构与滤波电容设计方法,其特征在于,包括以下步骤:
(1)、设计BGA封装基板正面安装滤波电容;
(2)、设计BGA封装引脚分配;
(3)、设计封装基板背面的滤波电容布设区域。
2.根据权利要求1所述的一种细节距BGA新型封装结构与滤波电容设计方法,其特征在于,所述BGA封装基板正面的滤波电容主要用于为芯片接口电源与核心电源提供滤波。
3.根据权利要求1或2所述的一种细节距BGA新型封装结构与滤波电容设计方法,其特征在于,
所述步骤(1)的设计BGA封装基板正面安装滤波电容具体为:
综合封装基板面积、芯片面积、封装底充胶面积、滤波电容尺寸、滤波电容数量的因素,规划设计基板正面滤波电容布设区域。
4.根据权利要求3所述的一种细节距BGA新型封装结构与滤波电容设计方法,其特征在于,所述基板正面的滤波电容为一圈或两圈。
5.根据权利要求1所述的一种细节距BGA新型封装结构与滤波电容设计方法,其特征在于,所述步骤(2)中设计的引脚分配采用非满阵列引脚分配。
6.根据权利要求1所述的一种细节距BGA新型封装结构与滤波电容设计方法,其特征在于,所述基板背面的滤波电容主要用于为芯片核心电源提供滤波。
7.根据权利要求1或2或4或5所述的一种细节距BGA新型封装结构与滤波电容设计方法,其特征在于,所述步骤(3)中的布设区域采用回字型滤波电容布设区域。
8.根据权利要求1或2或4或5所述的一种细节距BGA新型封装结构与滤波电容设计方法,其特征在于,所述步骤(3)中设计滤波电容布设区域具体为:
根据芯片面积、核心电源地引脚数量、滤波电容尺寸、滤波电容数量的因素,规划设计滤波电容布设区域,在芯片核心电源地引脚区域外侧位置移除部分电源地引脚用于封装滤波电容摆放提供布局空间。
9.根据权利要求1或2或4或5所述的一种细节距BGA新型封装结构与滤波电容设计方法,其特征在于,所述步骤(3)中的滤波电容采用高度小于细节距封装焊球高度的超薄电容。
10.根据权利要求9所述的一种细节距BGA新型封装结构与滤波电容设计方法,其特征在于,所述超薄电容采用低电感滤波电容。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1610971A (zh) * 2001-06-26 2005-04-27 英特尔公司 具有垂直连接电容器的电子装置及其制造方法
US7696006B1 (en) * 2006-08-29 2010-04-13 Xilinx, Inc. Composite flip-chip package with encased components and method of fabricating same
CN105814687A (zh) * 2014-09-30 2016-07-27 株式会社村田制作所 半导体封装及其安装结构
CN105810676A (zh) * 2015-01-20 2016-07-27 联发科技股份有限公司 微电子封装

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1610971A (zh) * 2001-06-26 2005-04-27 英特尔公司 具有垂直连接电容器的电子装置及其制造方法
US7696006B1 (en) * 2006-08-29 2010-04-13 Xilinx, Inc. Composite flip-chip package with encased components and method of fabricating same
CN105814687A (zh) * 2014-09-30 2016-07-27 株式会社村田制作所 半导体封装及其安装结构
CN105810676A (zh) * 2015-01-20 2016-07-27 联发科技股份有限公司 微电子封装

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