CN104205268B - 三维无源多器件结构 - Google Patents

三维无源多器件结构 Download PDF

Info

Publication number
CN104205268B
CN104205268B CN201380015907.9A CN201380015907A CN104205268B CN 104205268 B CN104205268 B CN 104205268B CN 201380015907 A CN201380015907 A CN 201380015907A CN 104205268 B CN104205268 B CN 104205268B
Authority
CN
China
Prior art keywords
layer
passive device
printed circuit
circuit board
pcb
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN201380015907.9A
Other languages
English (en)
Other versions
CN104205268A (zh
Inventor
S·X·阿诺德
D·P·基德
S·A·玛尤
C·P·姆林斯
D·R·派珀
J·M·托马
T·肯玉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Apple Inc
Original Assignee
Apple Computer Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Apple Computer Inc filed Critical Apple Computer Inc
Publication of CN104205268A publication Critical patent/CN104205268A/zh
Application granted granted Critical
Publication of CN104205268B publication Critical patent/CN104205268B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/16—Constructional details or arrangements
    • G06F1/18—Packaging or power distribution
    • G06F1/183—Internal mounting support structures, e.g. for printed circuit boards, internal connecting means
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19106—Disposition of discrete passive components in a mirrored arrangement on two different side of a common die mounting substrate
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
    • H05K1/023—Reduction of cross-talk, noise or electromagnetic interference using auxiliary mounted passive components or auxiliary substances
    • H05K1/0231—Capacitors or dielectric substances
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/14—Structural association of two or more printed circuits
    • H05K1/141—One or more single auxiliary printed circuits mounted on a main printed circuit, e.g. modules, adapters
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10227—Other objects, e.g. metallic pieces
    • H05K2201/10378—Interposers
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10431—Details of mounted components
    • H05K2201/10507—Involving several components
    • H05K2201/10515—Stacked components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10431—Details of mounted components
    • H05K2201/10507—Involving several components
    • H05K2201/1053—Mounted components directly electrically connected to each other, i.e. not via the PCB
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10431—Details of mounted components
    • H05K2201/10507—Involving several components
    • H05K2201/10545—Related components mounted on both sides of the PCB
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/403—Edge contacts; Windows or holes in the substrate having plural connections on the walls thereof
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Human Computer Interaction (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)

Abstract

本发明公开了器件的堆叠阵列。在一个实施例中，器件的第一层和第二层电耦接并机械耦接至内插器，所述内插器具有设置在所述第一层和第二层之间的被封装的第三器件层。所述第一层可被配置为将所述堆叠阵列附接至主机印刷电路板。所述内插器可耦接所述第一层和所述第二层上的器件之间的信号。

Description

三维无源多器件结构
技术领域
所述实施例整体涉及无源电子器件并且更具体地涉及无源器件的三维结构阵列。
背景技术
随着技术进步，一般来讲，产品设计并且特别是移动产品设计，变得越来越小。尽管表面安装电子器件的使用使得尺寸减小一定量，但产品设计尺寸继续被迫使变得更小。被表面安装部件占用的物理区域所带来的限制现在正阻碍尺寸的减小。在许多情况下，在电路板上方的空间被浪费，当例如单个大型器件需要在电路板上方被允许一定量空间时。
需要克服由被表面安装器件占用的物理区域所导致的设计限制以支持更小的且更紧凑的产品设计。因此，需要一种方法来增加电子器件的密度以允许更小的产品设计。
发明内容
所述实施例涉及用于在主机印刷电路板上的小区域中有效地堆叠多个电子器件的装置、系统和方法。
在一个实施例中公开了竖直堆叠集成阵列。所述竖直堆叠集成阵列包括至少以下方面：(1)具有至少第一无源器件的第一层；(2)第一导电边缘板和第二导电边缘板，它们各自电连接至所述第一无源器件；(3)设置在所述第一导电边缘板和第二导电边缘板之间的第二层，所述第二层包括被封装在所述第二层内的第二无源器件；以及(4)包括至少第三无源器件的第三层，所述第三无源器件具有小占有面积(footprint)的电触点，所述电触点被配置为通过微过孔的方式将所述第二无源器件电连接至外部电路。所述外部电路为主机印刷电路板的一部分。所述第二层被设置在所述第一层和所述第三层之间。所述竖直堆叠集成阵列具有高堆积密度。
在另一实施例中公开了一种用于竖直堆叠集成阵列的组装方法。所述组装方法包括至少以下步骤：(1)将第一无源器件嵌入到小印刷电路板(PCB)内；(2)形成用于微过孔的孔，所述孔穿过所述小PCB的第一表面足够深以露出所述第一无源器件的电连接器；(3)用导电金属电镀所述孔以形成微过孔，从而将所述微过孔电耦接至所述第一无源器件的电连接器；(4)用导电金属基片边缘电镀所述小PCB；(5)将第二无源器件机械耦接至所述小PCB的第一表面；(6)将所述第一无源器件通过所述微过孔电耦接至所述第二无源器件；(7)将第三无源器件机械耦接至所述所述小PCB的第二表面；(8)将所述第三无源器件通过所述边缘电镀层电耦接至所述第二无源器件；以及(9)将所述第二无源器件机械耦接并电耦接至主机PCB。竖直堆叠集成阵列通过竖直堆叠所述第一无源器件、第二无源器件和第三无源器件最小化被所述主机PCB上的无源器件占据的表面积。
在另一实施例中公开了一种计算系统。所述计算系统包括至少以下器件：(1)主机印刷电路板(PCB)；以及(2)减小的占有面积的去耦电容模块。所述减小的占有面积的去耦电容模块包括至少以下方面：(1)中间层，包括具有第一表面和第二表面的模块PCB；(2)边缘电镀层，所述边缘电镀层设置在所述模块PCB的周边部分上并被布置用于耦接所述模块PCB的第一表面和第二表面之间的电信号；(3)器件层，包括机械耦接至所述模块PCB的第一表面并直接电耦接至所述模块PCB上的边缘电镀层的第一去耦电容；(4)附接层，包括机械耦接至所述模块PCB的第二表面并直接电耦接至所述模块PCB上的边缘电镀层的第二去耦电容；以及(5)被封装在所述模块PCB内并通过微过孔与所述第二去耦电容电通信的第三去耦电容，所述微过孔从所述第三去耦电容延伸并穿过所述模块PCB的第一表面。所述第二去耦电容通过被布置在所述第一PCB的表面部分上的至少导电迹线被机械耦接并电耦接至所述主机PCB上的电路。中间层、器件层和附接层相对于彼此竖直地设置。
在另一实施例中公开了一种竖直堆叠集成阵列。所述竖直堆叠集成阵列包括至少以下方面：(1)第一层；(2)第二层；以及(3)第三层。所述第一层包括至少以下方面：(1)具有第一表面和第二表面的薄印刷电路板(PCB)；(2)设置在所述薄印刷电路板的第一表面和第二表面上的多个表面安装特征；以及(3)导电边缘电镀层，所述导电边缘电镀层被布置在所述薄印刷电路板的周边部分上并被配置成将信号从所述薄PCB的第一表面电耦接至所述薄PCB的第二表面。所述第二层包括至少集成电路，所述集成电路电耦接至所述薄PCB的第一表面上的表面安装特征中的至少一个。所述第三层包括至少多个无源器件，所述多个无源器件电耦接至所述薄印刷电路板的第二表面上的表面安装特征并被配置为通过导电边缘电镀层的方式将所述集成电路电连接到外部电路。导电边缘电镀层电连接所述第二层和第三层。所述薄PCB最小化所述竖直堆叠集成阵列的整体高度，从而增加竖直堆积密度。
在另一实施例中公开了一种用于组装竖直堆叠集成阵列的方法。所述方法包括至少以下步骤：(1)用导电金属基片对薄PCB进行边缘电镀；(2)在所述薄PCB的第一表面和第二表面上施加多个表面安装特征；(3)将第一器件机械耦接至所述薄PCB的第一表面；(4)将第二无源器件机械耦接至所述薄PCB的第二表面；(5)将所述第二无源器件通过边缘电镀层电耦接至所述第一器件；以及(6)将所述第二无源器件机械耦接并电耦接至主机PCB。竖直堆叠集成阵列通过竖直堆叠所述第一器件和第二器件最小化在所述主机PCB上占据的表面积。所述薄PCB的薄型性质最小化所述竖直堆叠集成阵列的竖直高度。
在另一个实施例中公开了计算设备。所述计算设备包括至少以下方面：(1)具有连接电路的主机印刷电路板(PCB)；以及(2)减小的占有面积的无源器件模块。所述减小的占有面积的无源器件模块包括至少以下方面：(1)中间层，包括具有第一表面和第二表面的薄PCB；(2)设置在所述薄PCB的周边部分上的边缘电镀层，所述边缘电镀层被布置用于耦接所述薄PCB的第一表面和第二表面之间的电信号；(3)器件层，包括机械耦接至所述薄PCB的第一表面并直接电耦接至所述薄PCB上的边缘电镀层的第一无源器件；以及(4)附接层，包括机械耦接至所述薄PCB的第二表面并直接电耦接至薄PCB上的边缘电镀层的第二无源器件。所述第二无源器件通过被布置在所述主机PCB的表面部分上的至少导电迹线被机械耦接并电耦接至所述主机PCB上的连接电路。所述第一无源器件和第二无源器件与所述边缘电镀层之间的直接连接缓解对横跨所述薄PCB的第一表面和第二表面的电表面迹线的需要。
附图说明
所述实施例通过下面结合附图的具体描述将更易于理解，其中类似的附图标记表示类似的结构元件，并且其中：
图1为堆叠阵列的一个实施例的框图；
图2为堆叠阵列的一个实施例的分解图；
图3为堆叠阵列的另一实施例的分解图；
图4A和图4B示出堆叠阵列的两种可能电路实施；
图5为堆叠阵列的另一实施例的框图；
图6为堆叠阵列的另一实施例的分解图；
图7为堆叠阵列的另一实施例的框图；
图8为堆叠阵列的另一实施例的分解图；
图9为堆叠阵列的另一实施例的框图；
图10为堆叠阵列的另一实施例的分解图；
图11为堆叠阵列另一实施例的框图；
图12为堆叠阵列的一个实施例的分解图；
图13为堆叠阵列的另一实施例的框图；
图14为堆叠阵列的另一实施例的分解图；
图15为堆叠阵列的另一实施例的分解图；
图16为堆叠阵列的示意图；
图17A和图17B示出用于去耦电容实现的可能面积使用；
图18为堆叠阵列的另一实施例的框图；
图19为堆叠阵列的另一实施例的分解图；
图20为堆叠阵列的另一实施例的框图；
图21为堆叠阵列的另一实施例的分解图；
图22为堆叠阵列的另一实施例的框图；
图23为堆叠阵列的另一实施例的分解图；
图24示出安装在主机PCB上的堆叠阵列的一个实施例；
图25为描述组装堆叠阵列的过程的流程图；以及
图26为描述组装堆叠阵列的另一过程的流程图。
具体实施方式
根据本申请的方法和装置的代表性应用在本部分描述。提供这些实例的目的仅是为了添加上下文并有助于理解所述实施例。因此，对于本领域的技术人员而言将显而易见的是，可在没有这些具体细节中的一些或全部的情况下实践所述实施例。在其他情况下，为了避免不必要地使所述实施例费解，未详细描述熟知的工序。其他应用也是可能的，使得以下实例不应视为限制性的。
可单独地或以任何组合方式来使用所述实施例的各方面、实施例、具体实施或特征。在以下详细说明中，参考了形成说明书一部分的附图，在附图中以举例说明的方式示出了根据所述实施例的具体实施例。虽然这些实施例描述得足够详细，以使本领域的技术人员能够实践所述实施例，但应当理解，这些实例不是限制性的；使得可使用其他实施例，并且可在不脱离所述实施例的实质和范围的情况下做出改变。
诸如电容、电感、电阻等的无源器件在电子设计中被普遍使用。更具体地，无源器件可安装在可包括电互连器(也被称为导电迹线)在内的印刷电路板(PCB)的表面上。然而，在常规布置中，无源器件被侧向地安装到PCB，以这样的方式使得PCB的宝贵表面积得以利用。这样做对PCB的器件密度产生了不利影响。因此，减小专用于无源器件的PCB表面积的量可导致既增加器件密度又最终减小在其中安置电子器件所需的产品的量。例如，至少部分无源器件可被竖直地堆叠以具有减小专用于无源器件的PCB表面积的量的效果而不影响PCB的功能，而不是将无源器件侧向地安装到PCB的表面。减小用于安装无源器件的PCB表面积的另一种方法可依赖于将至少一个无源器件嵌入到PCB基板内部。在其他实施例中，可将集成电路板嵌入到带有或者不带有无源器件的PCB基板内。
在一个实施例中，无源器件的堆叠阵列(本文以后指“堆叠阵列”)包括附接器件的第一层，所述附接器件可用于将堆叠阵列附接到主机PCB、柔性电路或任何其他合适的技术。通常，附接器件可包括还可在堆叠阵列内使用的无源器件。因此，附接器件不仅可用于将堆叠阵列附接到主机PCB，而且它们还可在堆叠阵列内是电功能性的。
在另一个实施例中，堆叠阵列还可包括中间层。中间层可被称为内插器。内插器的一侧可用于电耦接并机械耦接到附接器件。内插器的相对侧可用于支持并耦接至无源器件的第二层。在一个实施例中，内插器可为具有约0.2毫米高度的双面印刷电路板。
在另一个实施例中，安装球诸如焊球或焊料凸块可用作第一附接层。在另一个实施例中，内插器可被可封装无源器件以及支持且耦接至内插器上面和下面的其他无源器件的内插器替代。
图1为堆叠阵列100的一个实施例的框图。堆叠阵列100可包括附接层102、内插器104以及器件层106。无源器件可用于形成附接层102和器件层106。无源器件可包括电阻、电感、电容、二极管等。在该示例性实施例中，附接层102可包括与器件层106中的器件尺寸相比相对较大的器件。例如，附接层102可为相对大尺寸的电容，而器件层106可包括相对小尺寸的电容。对器件层106和附接层102中器件的此类器件选择是受例如所需的电路实现影响的。堆叠阵列100的设计具有灵活性以支持各种位置和取向的各种器件尺寸。图1用于示出堆叠阵列100的一般性组成；然而，器件的取向可变化很大，因为器件的布置可具有许多自由度，所述自由度由器件尺寸和堆叠阵列100的整体尺寸限制。
附接层102可电耦接并机械耦接至内插器104。边缘电镀层108可用于将信号从内插器的一侧耦接至另一侧。边缘电镀层108可用铜或者可沉积于内插器108上的其他金属完成。边缘电镀层108可有利地减小或消除对内插器104中或者内插器104上的通孔或微过孔110或其他导电迹线的需要以耦接附接层102和器件层106之间的信号。尽管只有三个无源器件在堆叠阵列100的框图中被示出，但无源器件的其他组合(和因此其他数量)是可能的。应当指出的是，在一些实施例中通孔或微过孔还可用于将信号从内插器的一侧耦接至另一侧。
图2是堆叠阵列100的一个实施例的分解图200。分解图200示出附接层102、内插器104和器件层106。在与传统无源器件安装技术比较时，在堆叠阵列100内使用堆叠无源器件增加在固定区域内可使用的无源器件的数量。附接层102中包含的器件比器件层106中包含的器件可相对较大，使得设计者将器件定位在器件层106中以减小导电迹线长度并且增加器件部件密度。在该实施例中，器件层106中的器件被配置为平行于附接层102中的器件。其他实施例可支持其他构形，例如器件层106中的器件垂直于附接层102中的器件。
器件层106中的器件可被附接到内插器104。在一个实施例中，器件层106中的器件可为表面安装器件，所述表面安装器件可使用例如焊料电连接至内插器104。与器件层106中的器件对应的基体模型(Land patterns)202(焊料模型)被示出在内插器104上。与附接层102上的器件对应的基体模型还可被放置在内插器104上；然而，为了清楚起见这些基体模型未在该视图中示出。因此，附接层102中的器件还可被焊接到内插器104。该视图中未示出的是边缘电镀层108结构，所述边缘电镀层108结构可用于将信号从内插器104的一侧耦接至另一侧。通孔或微过孔110(未示出)还可用于通过如图1所示的内插器104耦接信号。
图3是堆叠阵列100的另一实施例的分解图300。在该实施例中，器件层106的器件可垂直于附接层102上的器件放置。这样，例如导电迹线长度可为最优，或者无源器件之间的信号串扰可减小。内插器104上的基体模型302可对应于器件层106中器件的取向而改变。该实施例的其他方面可与图2中示出的实施例共享。
图2和图3的实施例可基于设计者所需的电路实现来选择。电路实现可驱动器件布置的构形。图4A-4B示出两种可能的电路实现。图4A示出器件层106的器件串联连接并进一步并联连接到附接层102的器件。图4B示出所有器件102和106并联连接。图4A-4B不是意在穷举，而是示例性的，示出可被堆叠阵列100支持的可能构形。本领域的技术人员将认识到其他构形是可能的。任何特定的电路实现可影响附接层102和附加的106层上器件的布置。通常，器件可被布置以最小化导电迹线长度，减少或避免使用过孔，减小寄生电感或影响其他设计目标。
图5为堆叠阵列500的另一实施例的框图。堆叠阵列500包括附接层502、内插器504和器件层506。在该实施例中，包含在附接层502中的器件比包含在器件层506中的器件尺寸上可相对较小。此外，器件尺寸的选择可受设计目标的影响。堆叠阵列500(和总的来说堆叠阵列设计)在支持许多器件尺寸和器件取向方面为设计者提供灵活性。边缘电镀层结构508可用于耦接附接层502和器件层506之间的信号。微过孔或通孔510还可用于耦接内插器504上的信号。
图6为堆叠阵列500的一个实施例的分解图600。如图所示，该实施例可包括附接层502、内插器504和器件层506。如上所述，形成附接层502的器件比形成器件层506的器件尺寸上相对较小。对应于附接层502和器件层506中器件的基体模型可放置在内插器504上以将层502、层506电耦接并机械耦接至内插器504。对应于器件层506中器件的基体模型602被示出在内插器504上。为了清楚起见，对应于附接层502中器件的基体模型未示出。如图2和图3中所述，附接层502和/或器件层506内器件的取向可变化以适应任何特定的电路实现和电路设计目标。
图7为堆叠阵列700的另一实施例的框图。堆叠阵列700可包括附接层702、内插器704和器件层706。在该实施例中，附接层702中包括的器件可与器件层706中包括的器件具有大约相同的尺寸。如上所述，选择使用大约相同尺寸的器件可受设计需求的影响(例如，要实现的特定电路)。堆叠阵列700(和总的来说堆叠阵列设计)在支持许多器件尺寸和器件取向方面向设计者提供灵活性。如上所述，附接层702和器件层706中的器件可以许多方式被取向以实现设计目标，例如减小迹线长度。边缘电镀层708可用于耦接附接层702和附加层706之间的信号。
图8为堆叠阵列700的一个实施例的分解图800。在该实施例中，附接层702中的器件可垂直于器件层706中的器件布置。附接层702和器件层706中的器件之间的此类取向可例如优化迹线长度或减小信号串扰。如前，对应于附接层702和器件层706中器件的基体模型802可放置在内插器704上，以将层702、层706电耦接并机械耦接至内插器704。对应于器件层中器件的基体模型802示出在内插器704上。为了清楚起见，用于附接层702中器件的基体模型未示出。
图9为堆叠阵列900的另一实施例的框图。堆叠阵列900包括附接层902、内插器904和器件层906。附接层902可包括焊球、焊料凸块或如图所示的其他金属安装球。内插器904可将诸如无源器件的器件908封装在内插器902的界限内。无源器件可为电阻、电感、电容、二极管等。将器件908封装在内插器904内通过将无源器件放置在换句话讲不使用的空间中可在产品设计中节省空间。在该示例性实施例中，示出了两个无源器件908。其他实施例可具有多于两个或少于两个的封装器件。在该框图中，堆叠阵列900可在器件层906中具有单个器件。其他实施例可在器件层906中具有两个或更多的器件。通过用于安装球栅阵列(BGA)、芯片级封装(CSP)或类似装置的通用焊接技术可将堆叠阵列900安装到主机PCB。来自附接层902的信号可被耦接至封装器件908或器件层906。边缘电镀层910可用于将信号直接从锚层902耦接至器件层。微过孔或通孔912可用于通过内插器902耦接信号。
图10为堆叠阵列900的一个实施例的分解图1000。该实施例包括锚层902、内插器904和器件层906。在该示例性具体实施中，锚层902可包括焊球、焊料凸块或用于附接堆叠阵列900并将信号耦接至堆叠阵列900及耦接来自堆叠阵列900的信号的其他技术上可行的装置。如图所示，两个器件908被封装在内插器904中。其他实施例可在内插器904中具有多于两个或少于两个的器件908。可通过微过孔、通孔912或其他技术上可行的装置穿过内插器904将锚层902耦接至封装器件908。其他微过孔或通孔(为了清楚起见未示出)可将封装器件908耦接至基体模型1002。基体模型1002可用于将器件层906机械耦接并电耦接至内插器904。另外，图9中示出的边缘电镀层910(为了清楚这里省略)可将来自附接层902的信号耦接至器件层906。
图11为堆叠阵列1100的另一实施例的框图。堆叠阵列1100可包括附接层1102、内插器1104和器件层1106。内插器1104可封装器件1108。封装器件1108可为无源器件，例如电阻、电感、电容、二极管等。堆叠阵列1100可相似于堆叠阵列900；然而堆叠阵列1100可在器件层1106内包含更多器件。本领域的技术人员将认识到任何层中器件的数量可由诸如电路功能性的设计目标和堆叠阵列1110的尺寸决定。通孔或微过孔1112可将信号从附接层1102耦接至封装器件1108并且从封装器件1108耦接至器件层1106。
图12为堆叠阵列1100的一个实施例的分解图1200。该实施例包括附接层1102、内插器1104和器件层1106。附接层1102可包括焊球、焊料凸块等。以上文中结合图10所描述的方式使用通孔或微过孔1112可将信号从附接层1102耦接至封装器件1108。基体模型1202允许器件层1106中的器件机械耦接并电耦接至内插器1104。
图13为堆叠阵列1300的另一实施例的框图。该实施例兼有来自图1所示实施例的附接层的元件和图9所示内插器的元件。堆叠阵列1300可包括附接层1302、内插器1304和器件层1306。附接层1302和器件层1306可包括无源器件，诸如电阻、电感、电容、二极管等。内插器1304可封装诸如无源器件的器件1308。因此，在附接层1302和器件层1306中使用附加器件的堆叠阵列1300可具有相对较高的部件密度，部分地由于主机PCB上竖直地支持若干无源器件的区域。边缘电镀层1310可将信号从附接层1302耦接至器件层1306。使用微过孔或通孔1312可将信号从附接层1302耦接至封装器件1308或者从器件层1306耦接至封装器件1308。
图14为堆叠阵列1300的一个实施例的分解图1400。该实施例可包括附接层1302、内插器1304和器件层1306。内插器1304可封装器件1308。基体模型1402可设置在内插器1304上以机械耦接并电耦接来自器件层1306的器件。可提供其他基体模型(为了清楚起见未示出)以将附接层1302电耦接并机械耦接至内插器1304。通过在内插器1304内嵌入附加无源器件堆叠阵列1400可有利地提高器件部件密度超过图1或图9的实施例可具有的器件部件密度。边缘电镀层(未示出)、微过孔或通孔1312可将信号从附接层1302耦接至封装器件1308并从封装器件1308耦接至器件层1306。
图15为堆叠阵列1300的另一实施例的分解图1500。在该实施例中，附接层1502可包括与器件层1506中的器件相比相对较大的器件。堆叠阵列1300为设计者提供选择变化尺寸的无源器的灵活性件以实现不同电路。内插器1504可包括封装器件1508。由于不同信号完整性特性、不同寄生特性等此类实施例可优选于实施例1400。
当用电容实现堆叠阵列1500时，可实现相对密集的滤波电容阵列的去耦。例如，相对较大的附接层1502器件可为大型去耦电容，封装器件1508可为中等(mid-range)去耦电容，并且器件层1506可为高频去耦电容。这在图16中示意性地示出。通过将三种尺寸的电容耦接在一起可实现多量程上限模块(multi-range cap module)，同时占据相对较小的区域。用堆叠阵列1500耦接将要滤波的信号(诸如电压信号)可是相对简单的。附接层1502仅简单展示进行直接连接的两个连接并可允许主机PCB上更短的信号路由。
由堆叠阵列1500提供的增加的密度通过图17A和图17B示出。在图17A中，示出了大型去耦电容1502、两个中等去耦电容1508和两个高频电容1506的占有面积。占有面积可示出可用于支持分立器件的主机PCB区域的可能量；因此，图17A示出支持这五个电容所需的主机PCB区域的可能量。图17B示出堆叠阵列1500的俯视图。高频电容1506堆叠在中等电容1508(封装在内插器1504中)的上方，所述中等电容1508放置在大型去耦电容1502的上方。将图17B所示的堆叠阵列1500所需的区域与图17A中分立器件所需的区域相比较凸显堆叠阵列1500区域的改善的使用。
图18为示出另一堆叠阵列实施例的框图。堆叠阵列1800包括附接层1802和内插器1804。附接层1802可包括无源器件诸如电阻、电感、电容、二极管等。在该实施例中，内插器1804可封装与先前所封装的无源器件不同的器件1806。例如，器件1806可为集成电路。在该实施例中，将信号从主机PCB耦接至封装器件1806可通过微过孔或通孔1808穿过附接层1802。这样，该实施例可通过将用于封装器件的区域与附接层1802中使用的器件的区域相结合来减小主机PCB(与用于设备1806的传统安装方法相比)上所需的区域。
图19为堆叠阵列1800的一个实施例的分解图1900。如图所示，附接层1802可包括两个或更多无源器件。内插器1804可包括对应于附接层1802中器件的基体模型(未示出)。来自主机PCB的信号可通过附接层1802中的器件穿过内插器1804被耦接至封装器件1806。
图20为堆叠阵列2000的另一实施例的框图。堆叠阵列2000可包括附接层2002、内插器2004和集成电路2006。附接层2002可包括无源器件诸如电阻、电感、电容、二极管等。在一个实施例中，集成电路2006可为球栅阵列。堆叠阵列2000可有利地使用附接层2002中的无源器件将信号从主机PCB耦接至集成电路2006。这样，与围绕且紧邻集成电路2006扩展无源器件的传统组装方法相比较可减小总面积使用。
图21为堆叠阵列2000的一个实施例的分解图2100。堆叠阵列2000包括附接层2002、内插器2004和集成电路2006。通过基体模型2102的对应球或集成电路2106上的其他安装特征可将集成电路2006安装到内插器2004。图21示出通过使用堆叠阵列2000如何节省PCB表面区域，通过使用附接层中的无源器件不仅将集成电路2006附接到PCB，而且将信号耦接至集成电路2006并耦接来自集成电路2006的信号。
图22为堆叠阵列2200的另一实施例的框图。堆叠阵列2200可包括附接层2202、内插器2204和器件层2206。内插器2204可封装集成电路2208。附接层2202和器件层2206中的器件可为无源器件。使用通孔或微过孔2210穿过内插器2204可耦接来自附接层2202或器件层2206的信号。通过在集成电路2208上方和下方堆叠无源器件堆叠阵列2200可增加电路密度超过传统设计技术可具有的电路密度。
图23为堆叠阵列2200的一个实施例的分解图2300。堆叠阵列2200包括附接层2202、内插器2204和器件层2206。内插器2204可封装集成电路2208。在附接层2202内和/或器件层2206内使用的器件可用于支持集成电路2208的功能。例如，器件层2206中的器件可为去耦电容，所述去耦电容可去耦集成电路2208使用的一个或多个电源层。附接层2202中的器件可为用于将信号从主机PCB(未示出)耦接至集成电路2208的器件。例如，来自主机PCB的小信号可通过附接层2202中的AC耦合电容被耦接至集成电路2208。信号路由和部件布局的这种布置与传统表面安装部件布局相比可有利地使用主机PCB上较小的表面区域。
本文所述的堆叠阵列的任何实施例可通过将附接层内的器件耦接至主机被整合进设计中。通常，所述主机为主机印刷电路板(PCB)。图24示出安装到主机PCB 2404上的堆叠阵列2402的一个实施例。堆叠阵列2402可包括附接层2406。在该实施例中，附接层2406可通过焊料连接2406被耦接至主机PCB 2404。焊料连接2406可将堆叠阵列2402机械地固定到主机PCB 2404。所述焊料连接还可将电信号从主机PCB 2404耦接至堆叠阵列2402并将电信号从堆叠阵列2402耦接至主机PCB 2404。主机PCB 2404可为印刷电路板、柔性电路板、半刚性电路板或堆叠阵列2402可附接的其他技术上适合的主机。主机PCB 2404可将信号耦接至堆叠阵列2402并耦接来自堆叠阵列2402的信号。支持堆叠阵列2402的主机PCB 2404可用于移动设备、手机、个人数据助理、媒体播放器、计算设备和其他电子设备。
图25为描述组装堆叠阵列的过程2500的流程图；在一些实施例中堆叠阵列可被称为竖直堆叠集成阵列。在第一步骤2502中，第一无源器件被嵌入在小印刷电路板(PCB)内。取决于第一无源器件的尺寸多个无源器件可被嵌入在小PCB内。这层嵌入器件可被统称为中间器件层。在最邻近的步骤2504中形成了用于微过孔的孔以允许从小PCB内延伸至小PCB表面的电连接。在步骤2506中所述孔可用导电金属电镀。所述导电金属可从第一无源器件上的连接器延伸至小PCB的第一表面。在步骤2508中边缘电镀层可被添加到小PCB的周边部分以允许小PCB的第一表面与小PCB的第二表面之间的通信。在步骤2510中第二无源器件被添加到小PCB的第一表面。在步骤2512中可通过微过孔将第二无源器件电耦接至第一无源器件，要么通过第二无源器件与微过孔之间的直接连接要么通过从第二无源器件的电连接器延伸至微过孔的导电迹线。在步骤2514中第三无源器件被机械耦接至小PCB的第二表面，并且在步骤2516中第二无源器件和第三无源器件通过边缘电镀层被电耦接。在一个实施例中第二无源器件和第三无源器件两者均可与边缘电镀层直接接触，从而不需要任何附加的导电迹线被添加到小PCB即可允许电附接。在最终步骤2518中第二无源器件可被机械耦接并电耦接至主机PCB。这样堆叠区域可以非传统的方式被表面安装；相对于可需要更多的无源器件和更多的空间在主机PCB上的其他更复杂的表面安装工艺安装通过无源器件被直接完成。
图26为描述用于组装堆叠阵列的过程2600的流程图；在一些实施例中堆叠阵列可被称为竖直堆叠集成阵列。在第一步骤2602中，用导电金属基片将边缘电镀层施加到薄印刷电路板(PCB)。这种薄PCB可被统称为中间器件层。在一个实施例中薄PCB可为约0.2毫米厚，从而最小化堆叠阵列的竖直高度。在步骤2604中多个表面安装特征可被添加到薄PCB的表面部分。在一些实施例中表面安装特征可是不同的，这取决于它们匹配到薄PCB的哪一表面。例如，集成电路可需要不同于电容的表面安装特征。在一个实施例中用球栅阵列可将集成电路安装到薄PCB。在步骤2606中第一器件可被添加到薄PCB的第一表面。所述第一器件可为无源器件或集成电路。在步骤2608中无源器件可被机械耦接至薄PCB的第二表面。在一些实施例中多个无源器件可被添加到薄PCB的第二表面。在步骤2610中，通过边缘电镀层第二无源器件可被电耦接至第一器件。在一个实施例中第二器件可被直接附接至边缘电镀层，从而不再需要在薄PCB的第二表面上具有电表面迹线以将第二器件电耦接至边缘电镀层。在步骤2612中，第二无源器件可同时机械耦接并电耦接至主机PCB。这样第二无源器件被用于直接附接堆叠阵列，从而简化堆叠阵列的附接。在堆叠阵列与主机PCB之间需要多个连接的实施例中沿着薄PCB的第二表面布置多个第二器件可提供足够数量的连接以允许主机PCB与堆叠阵列之间的多个通信信道。
可单独地或以任何组合方式来使用所述实施例的各方面、实施例、具体实施或特征。在上述描述中，为了进行解释，使用了特定的命名以提供对所述实施例的彻底地理解。然而，对于本领域的技术人员而言显而易见的是，实践所述实施例不需要这些具体细节。因此，对特定实施例的上述描述是出于举例说明和描述的目的而呈现的。这些描述不旨在被认为是穷举性的或将所述实施例限制为所公开的精确形式。对于本领域的普通技术人员而言显而易见的是，根据上述教导内容可作出许多修改和变型形式。

Claims (18)

1.一种计算系统，包括：
主机印刷电路板；以及
竖直堆叠集成阵列，包括：
(i)包括第一无源器件的第一层；
(ii)第二层，所述第二层包括被封装在所述第二层内的第二无源器件；以及
包括第三无源器件的第三层，所述第三无源器件被配置为通过通孔的方式将所述第二无源器件连接到所述主机印刷电路板；
(iii)电连接所述第一层和所述第三层的导电边缘电镀层，其中所述第二层设置在所述导电边缘电镀层之间，
其中所述第二层设置在所述第一层和所述第三层之间，其中所述第三无源器件具有比所述第一无源器件的尺寸小的尺寸，并且其中所述第三层被机械附接到主机印刷电路板的表面以使得所述竖直堆叠集成阵列沿远离主机印刷电路板的表面的方向垂直堆叠。
2.根据权利要求1所述的计算系统，其中所述第一无源器件为大型去耦电容，所述第二无源器件为中等去耦电容，并且所述第三无源器件为高频去耦电容。
3.根据权利要求1所述的计算系统，其中所述第一无源器件为中等电容，所述第二无源器件为高频去耦电容，并且所述第三无源器件为大型去耦电容。
4.根据权利要求2或3所述的计算系统，其中第一层、第二层和第三层中的电容每个彼此并联电连接。
5.根据权利要求2或3所述的计算系统，其中第一层、第二层和第三层中的电容一起充当多量程上限模块。
6.根据权利要求2所述的计算系统，其中所述大型去耦电容垂直于所述中等去耦电容布置，并且所述中等去耦电容垂直于所述高频去耦电容布置。
7.根据权利要求1所述的计算系统，其中所述第三层的所述第三无源器件是高频去耦电容，并且所述第三层还包括一个或多个附加的高频去耦电容。
8.一种竖直堆叠集成阵列，包括：
具有第一表面和第二表面的内插器，第一表面与第二表面相对，所述内插器至少承载被封装在所述内插器内的第一无源器件；
器件层，耦接至在所述内插器的第一表面上的一个或多个表面安装特征，所述器件层至少承载第二无源器件；以及
附接层，至少包括第三无源器件，所述第三无源器件电耦接至所述内插器的第二表面上的一个或多个表面安装特征；
导电边缘电镀层，所述导电边缘电镀层被布置在所述内插器的周边部分上且被配置为将来自所述器件层的信号电耦接至所述附接层，使得所述第三无源器件被配置为通过所述导电边缘电镀层的方式将所述第二无源器件电连接至布置在主机印刷电路板上的外部电路，
其中，所述第三无源器件适于机械附接到所述主机印刷电路板以使得所述第三无源器件在所述主机印刷电路板上实质上支持所述竖直堆叠集成阵列，其中，所述附接层包括焊料连接件，所述焊料连接件被配置为将所述附接层电耦接至被布置在所述主机印刷电路板上的所述外部电路。
9.根据权利要求8所述的竖直堆叠集成阵列，其中在信息被传输给所述外部电路之前所述第一、第二和第三无源器件合作以完成操作。
10.根据权利要求8所述的竖直堆叠集成阵列，其中第二表面上的所述一个或多个表面安装特征选自包括以下的组：基体模型和焊料球栅阵列。
11.根据权利要求8所述的竖直堆叠集成阵列，其中所述导电边缘电镀层横跨所述内插器的一个边缘是连续的。
12.一种计算设备，包括：
具有连接电路的主机印刷电路板；以及
减小的占有面积的无源器件模块，包括：
薄印刷电路板，具有第一表面和第二表面，
设置在所述薄印刷电路板的周边部分上的边缘电镀层，并且所述边缘电镀层被布置为耦接所述薄印刷电路板的第一表面和第二表面之间的电信号，
器件层，包括机械耦接至所述薄印刷电路板的第一表面并直接电耦接至所述薄印刷电路板上的所述边缘电镀层的第一无源器件，以及
附接层，包括机械耦接至所述薄印刷电路板的第二表面并直接电耦接至所述薄印刷电路板上的所述边缘电镀层的第二无源器件，
其中所述第二无源器件机械耦接并电耦接至所述主机印刷电路板上的所述连接电路，使得所述第二无源器件在所述主机印刷电路板上实质上支持所述减小的占有面积的无源器件模块，其中所述第一无源器件和第二无源器件与所述边缘电镀层之间的直接连接缓解了对横跨所述薄印刷电路板的第一表面和第二表面二者的电表面迹线的需要，并且其中，所述附接层包括焊料连接件。
13.根据权利要求12所述的计算设备，其中所述边缘电镀层被布置在所述薄印刷电路板的相对边缘上。
14.根据权利要求12所述的计算设备，其中所述第一无源器件为大去耦电容，并且所述第二无源器件为小去耦电容。
15.根据权利要求14所述的计算设备，其中所述附接层包括多个小去耦电容，所述多个小去耦电容在所述薄印刷电路板上占据的区域的量类似于所述大去耦电容。
16.根据权利要求12-15中任一项所述的计算设备，其中当与和水平布置的构形相关联的电通路长度比较时，所述第一无源器件和第二无源器件之间的电通路通过所述器件的垂直布置上被大大地缩短。
17.根据权利要求12-15中任一项所述的计算设备，其中所述附接层和所述器件层二者中的无源器件的每个均并联电连接。
18.根据权利要求12-15中任一项所述的计算设备，其中所述薄印刷电路板为约0.2毫米厚。
CN201380015907.9A 2012-02-08 2013-02-01 三维无源多器件结构 Expired - Fee Related CN104205268B (zh)

Applications Claiming Priority (7)

Application Number Priority Date Filing Date Title
US201261596689P 2012-02-08 2012-02-08
US61/596,689 2012-02-08
US13/592,037 2012-08-22
US13/592,037 US8767408B2 (en) 2012-02-08 2012-08-22 Three dimensional passive multi-component structures
US13/595,976 2012-08-27
US13/595,976 US8942002B2 (en) 2012-02-08 2012-08-27 Three dimensional passive multi-component structures
PCT/US2013/024443 WO2013119471A1 (en) 2012-02-08 2013-02-01 Three dimensional passive multi-component structures

Publications (2)

Publication Number Publication Date
CN104205268A CN104205268A (zh) 2014-12-10
CN104205268B true CN104205268B (zh) 2018-02-23

Family

ID=48902696

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201380015907.9A Expired - Fee Related CN104205268B (zh) 2012-02-08 2013-02-01 三维无源多器件结构

Country Status (6)

Country Link
US (2) US8767408B2 (zh)
JP (1) JP5970564B2 (zh)
KR (1) KR101731691B1 (zh)
CN (1) CN104205268B (zh)
TW (1) TWI477210B (zh)
WO (1) WO2013119471A1 (zh)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103986309A (zh) 2014-05-23 2014-08-13 台达电子企业管理（上海）有限公司 直流电容模块及其叠层母排结构
KR102149789B1 (ko) * 2015-01-20 2020-08-31 삼성전기주식회사 적층 세라믹 전자 부품
US9867285B2 (en) * 2015-06-09 2018-01-09 Apple Inc. Printed circuit board components
US10321575B2 (en) * 2015-09-01 2019-06-11 Qualcomm Incorporated Integrated circuit (IC) module comprising an integrated circuit (IC) package and an interposer with embedded passive components
US9915978B2 (en) 2015-09-21 2018-03-13 Intel Corporaiton Method of fabricating a stretchable computing device
JP2017126710A (ja) * 2016-01-15 2017-07-20 株式会社村田製作所 複合電子部品
US10925164B2 (en) * 2016-09-23 2021-02-16 Apple Inc. Stackable passive component
JP6759947B2 (ja) * 2016-10-04 2020-09-23 株式会社村田製作所 コンデンサ部品
US20190373731A1 (en) * 2017-01-26 2019-12-05 Hewlett-Packard Development Company, L.P. Dummy electronic component
KR102004804B1 (ko) * 2017-08-28 2019-07-29 삼성전기주식회사 복합 전자부품, 그 실장 기판
JP7121797B2 (ja) * 2017-09-08 2022-08-18 ケメット エレクトロニクス コーポレーション 高密度マルチコンポーネント及びシリアルパッケージ
KR102400748B1 (ko) 2017-09-12 2022-05-24 삼성전자 주식회사 인터포저를 포함하는 전자 장치
KR102595463B1 (ko) * 2018-02-22 2023-10-30 삼성전기주식회사 전자 부품
US11178772B2 (en) 2018-03-29 2021-11-16 At&S Austria Technologie & Systemtechnik Aktiengesellschaft Component carrier connected with a separate tilted component carrier for short electric connection
CN113273317A (zh) * 2019-01-07 2021-08-17 特斯拉公司 具有嵌入式组件阵列的封装设备
US20240203911A1 (en) * 2022-12-16 2024-06-20 Nxp Usa, Inc. Interposer with integrative passive components

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5939782A (en) * 1998-03-03 1999-08-17 Sun Microsystems, Inc. Package construction for integrated circuit chip with bypass capacitor
CN101989495A (zh) * 2009-07-29 2011-03-23 京瓷株式会社 电子装置

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2800550B2 (ja) * 1992-04-24 1998-09-21 日立化成工業株式会社 印刷配線用基板の製造方法
JPH0621239U (ja) * 1992-08-11 1994-03-18 日通工株式会社 複数コンデンサ素子一体型面実装用フイルムコンデンサ
KR100253363B1 (ko) * 1997-12-02 2000-04-15 김영환 반도체 패키지용 기판과 그 기판을 이용한 랜드 그리드 어레이반도체 패키지 및 그들의 제조 방법
JP2000114686A (ja) * 1998-10-07 2000-04-21 Tdk Corp 表面実装部品
US6239485B1 (en) 1998-11-13 2001-05-29 Fujitsu Limited Reduced cross-talk noise high density signal interposer with power and ground wrap
JP2001127588A (ja) * 1999-10-28 2001-05-11 Tdk Corp 弾性表面波分波器
US6474475B1 (en) 2000-02-22 2002-11-05 Micron Technology, Inc. Apparatus for handling stacked integrated circuit devices
FR2812453B1 (fr) 2000-07-25 2004-08-20 3D Plus Sa Procede de blindage et/ou de decouplage repartis pour un dispositif electronique a interconnexion en trois dimensions , dispositif ainsi obtenu et procede d'obtention de celui- ci
JP2002170739A (ja) * 2000-11-29 2002-06-14 Murata Mfg Co Ltd 積層セラミックコンデンサモジュール
US6577490B2 (en) 2000-12-12 2003-06-10 Ngk Spark Plug Co., Ltd. Wiring board
US6532143B2 (en) * 2000-12-29 2003-03-11 Intel Corporation Multiple tier array capacitor
JP4863562B2 (ja) * 2001-03-13 2012-01-25 イビデン株式会社 プリント配線板及びプリント配線板の製造方法
US6713860B2 (en) * 2002-02-01 2004-03-30 Intel Corporation Electronic assembly and system with vertically connected capacitors
JP2004111656A (ja) 2002-09-18 2004-04-08 Nec Electronics Corp 半導体装置及び半導体装置の製造方法
JP4827157B2 (ja) * 2002-10-08 2011-11-30 Ｔｄｋ株式会社 電子部品
US7042086B2 (en) 2002-10-16 2006-05-09 Nissan Motor Co., Ltd. Stacked semiconductor module and assembling method of the same
US7317622B2 (en) 2002-12-31 2008-01-08 Intel Corporation Method and apparatus for supplying power to a semiconductor device using a capacitor DC shunt
US20040156177A1 (en) * 2003-02-12 2004-08-12 Matsushita Electric Industrial Co., Ltd. Package of electronic components and method for producing the same
JP2005216884A (ja) * 2004-01-27 2005-08-11 Matsushita Electric Ind Co Ltd 回路基板およびチップ部品実装方法
CN100413070C (zh) 2004-01-30 2008-08-20 松下电器产业株式会社 部件内置模块、配备部件内置模块的电子设备以及部件内置模块的制造方法
US20050212132A1 (en) * 2004-03-25 2005-09-29 Min-Chih Hsuan Chip package and process thereof
US7246434B1 (en) 2004-10-11 2007-07-24 Pericom Semiconductor Corp. Method of making a surface mountable PCB module
JP4875844B2 (ja) * 2004-11-25 2012-02-15 ローム株式会社 半導体装置の製造方法
JP2006186167A (ja) * 2004-12-28 2006-07-13 Tdk Corp 電子部品
US20060245308A1 (en) * 2005-02-15 2006-11-02 William Macropoulos Three dimensional packaging optimized for high frequency circuitry
JP2009076529A (ja) * 2007-09-19 2009-04-09 Seiko Epson Corp パターン形成方法、配線基板及び電子機器
US7892885B2 (en) 2007-10-30 2011-02-22 International Business Machines Corporation Techniques for modular chip fabrication
US8012874B2 (en) 2007-12-14 2011-09-06 Ati Technologies Ulc Semiconductor chip substrate with multi-capacitor footprint
JP5284155B2 (ja) * 2008-03-24 2013-09-11 日本特殊陶業株式会社 部品内蔵配線基板
KR100992286B1 (ko) * 2008-10-10 2010-11-05 삼성전기주식회사 적층형 칩 커패시터
KR101198411B1 (ko) 2008-11-17 2012-11-07 삼성전기주식회사 패키지 온 패키지 기판
US8310835B2 (en) 2009-07-14 2012-11-13 Apple Inc. Systems and methods for providing vias through a modular component
US8593825B2 (en) * 2009-10-14 2013-11-26 Wintec Industries, Inc. Apparatus and method for vertically-structured passive components
US8558345B2 (en) 2009-11-09 2013-10-15 International Business Machines Corporation Integrated decoupling capacitor employing conductive through-substrate vias
US9048112B2 (en) 2010-06-29 2015-06-02 Qualcomm Incorporated Integrated voltage regulator with embedded passive device(s) for a stacked IC

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5939782A (en) * 1998-03-03 1999-08-17 Sun Microsystems, Inc. Package construction for integrated circuit chip with bypass capacitor
CN101989495A (zh) * 2009-07-29 2011-03-23 京瓷株式会社 电子装置

Also Published As

Publication number Publication date
TWI477210B (zh) 2015-03-11
KR101731691B1 (ko) 2017-04-28
TW201349953A (zh) 2013-12-01
KR20140123577A (ko) 2014-10-22
JP5970564B2 (ja) 2016-08-17
US8942002B2 (en) 2015-01-27
CN104205268A (zh) 2014-12-10
JP2015509659A (ja) 2015-03-30
WO2013119471A1 (en) 2013-08-15
US20130201616A1 (en) 2013-08-08
US20130201615A1 (en) 2013-08-08
US8767408B2 (en) 2014-07-01

Similar Documents

Publication Publication Date Title
CN104205268B (zh) 三维无源多器件结构
US7746661B2 (en) Printed circuit board with coextensive electrical connectors and contact pad areas
US8861217B2 (en) Systems and methods for providing vias through a modular component
US20050184372A1 (en) Three-dimensional mounting structure and method for producing the same
WO2007084328A2 (en) High power module with open frame package
WO2008102326A2 (en) In-grid decoupling for ball grid array (bga) devices
US11096290B2 (en) Printed circuit board with edge soldering for high-density packages and assemblies
CN105657962B (zh) 一种多层pcb电路板
JP2005521228A (ja) 横方向接続キャパシタを有する電子アセンブリ及びその製造方法
CA2769923C (en) Multi-plate board-embedded capacitor and methods for fabricating the same
US6757175B1 (en) Method and embedded bus bar structure for implementing power distribution
CN1298203C (zh) 电路装置
US8631706B2 (en) Noise suppressor for semiconductor packages
KR20090102119A (ko) 임베디드 인쇄회로기판 및 그 제조방법
KR100669963B1 (ko) 다층배선기판 및 그 제조 방법
US8837163B2 (en) Integrated flex tail circuit packaging
CN219204807U (zh) 印刷电路板及电路组件
US9549464B2 (en) Modules for increasing useable space on circuit boards
JP5180425B2 (ja) 多層信号配線デバイス上の電子部品の実装技術
CN117355206A (zh) 一种用于提供电源滤波电容的方法和装置
JP4382774B2 (ja) 半導体パッケージ、ボード、電子機器、及び半導体パッケージとプリント板の接続方法
KR20050105507A (ko) 전자부품 또는 모듈의 제조방법 및 전자부품 또는 모듈
WO2003065440A1 (en) Method to arrange silicon structures on top of each other and arrangement herefor
JPH098462A (ja) プリント多層配線基板モジュール

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20180223

Termination date: 20220201

CF01 Termination of patent right due to non-payment of annual fee