KR101198411B1 - 패키지 온 패키지 기판 - Google Patents

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김윤희
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Abstract

패키지 온 패키지 기판이 개시된다. 상면에 하부 패드부 및 하부 패드부에 상응하는 솔더레지스트부가 형성되며, 전자소자가 실장된 하부 패키지 기판; 및 솔더를 개재하여 하부 패키지 기판의 상측에 적층되며, 하면에 하부 패드부에 상응하는 상부 패드부가 형성된 상부 패키지 기판을 포함하되, 솔더레지스트부는, 하부 패드부에 상응하여, 하부 패키지 기판의 상면에 형성되는 제1 솔더레지스트층; 및 하부 패드부가 노출되도록 제1 솔더레지스트층 상에 형성되는 제2 솔더레지스트층을 포함하는 것을 특징으로 하는 패키지 온 패키지 기판은, 언더필 용액 또는 몰딩 용액의 퍼짐으로 인한 불량을 방지할 수 있다.
패키지 온 패키지, PoP, 도금, 패드, 솔더레지스트, 댐

Description

패키지 온 패키지 기판{package on package substrate}
본 발명은 패키지 온 패키지 기판에 관한 것이다.
전자산업의 발달에 따라 전자 부품의 고기능화, 소형화 요구가 급증하고 있다. 이러한 요구에 대응하고자 기존의 인쇄회로기판 상에 하나의 전자소자가 실장되는 추세에서 하나의 기판 상에 여러 개의 전자소자를 중첩하여 실장하는 스택(Stack) 패키지 기판까지 등장하는 실정이다.
패키지 기판의 설계의 진화 과정에서 고속도화와 고집적화의 요구에 부응하여 SiP(System in Package)가 탄생하였으며, 이러한 SiP는 PiP(Package in Package), PoP(Package on Package) 등 여러 가지 형태로 발전되어 가고 있다.
나아가, 시장에서 요구되는 고성능, 고밀도 패키지 기판을 실현하기 위한 방안에 대한 연구개발과 그에 대한 수요가 증가함에 따라 패키지 기판을 형성하는 여러 가지 방법 중에 패키지 기판 위에 패키지 기판을 적층하는 패키지 온 패키지(Package on Package, 이하, PoP라 한다.)가 대안으로 떠오르게 되었다.
PoP를 구현하는 데에는 패키지의 전체 두께가 관건인데, PoP의 성능을 더욱 높이기 위해 하부에 위치하는 하부 패키지(bottom package)에 한 개의 IC를 실장하는 상황에서 나아가 2개 이상의 IC를 적층하여 실장하고자 하는 요구가 발생하였으며, 이에 따라 하부 패키지에 2개 이상의 IC를 실장할 경우 패키지의 전체 두께가 증가하여 PoP의 구현에 있어서 한계에 도달하게 되었다.
즉, 지금까지의 PoP는 상부에 위치하는 상부 패키지(top package) 에 1개 내지 4개의 IC를 적층(stack)하여 패키지를 형성하고, 하부에 위치하는 하부 패키지에는 1개의 IC를 와이어 본딩에 의해 실장한 후, 하부 패키지에 상부 패키지를 적층함으로써 하나의 PoP 구조를 이루어 왔다.
그러나, 최근 점점 고밀도화가 진행되면서 상부 패키지는 4개 이상의, 하부 패키지에는 2개 이상의 IC를 적층하고자 하는 멀티 스택(multi-stack)이 요구되고 있는 실정이다. 이는 PoP의 전체 두께를 증가시키는 결과를 초래하였고, 특히 상부 패키지와 하부 패키지 간의 간격을 증가시켜야 하는 문제를 야기시키고 있다.
또한, 실장되는 IC의 증가로 인해 I/O 접속단자의 수가 증가되었으며, 이에 따라 미세한 피치 범프(pitch bump)로의 요구도 동시에 증가되고 있다.
상부 패키지와 하부 패키지 간의 간격을 증가시키기 위해서는 상부 패키지의 하면에 결합되는 솔더볼(Solder Ball)의 크기를 증가시켜야 하나, 이는 전술한 미세 피치에 대한 요구와 상반되는 결과를 초래한다는 문제가 있다.
즉, 종래의 PoP 기술은 하부 패키지에 2개 이상의 IC를 적층하기 위해 IC 두께에 상당하는 패키지 간의 간격을 확보함과 동시에, 미세 피치를 구현하는 데에는 이르지 못했다는 한계가 있다.
본 발명은 상부 패키지와 하부 패키지 간의 간격을 원하는 높이로 설정할 수 있으며, 이에 따라 하부 패키지에 실장할 수 있는 전자소자의 수를 증가시킬 수 있을 뿐만 아니라, 언더필 용액 또는 몰딩 용액의 퍼짐으로 인한 불량을 방지할 수 있는 패키지 온 패키지 기판을 제공하는 것이다.
본 발명의 일 측면에 따르면, 상면에 하부 패드부 및 하부 패드부에 상응하는 솔더레지스트부가 형성되며, 전자소자가 실장된 하부 패키지 기판; 및 솔더를 개재하여 하부 패키지 기판의 상측에 적층되며, 하면에 하부 패드부에 상응하는 상부 패드부가 형성된 상부 패키지 기판을 포함하되, 솔더레지스트부는, 하부 패드부에 상응하여, 하부 패키지 기판의 상면에 형성되는 제1 솔더레지스트층; 및 하부 패드부가 노출되도록 제1 솔더레지스트층 상에 형성되는 제2 솔더레지스트층을 포함하는 것을 특징으로 하는 패키지 온 패키지 기판을 제공할 수 있다.
제2 솔더레지스트층은 전자소자를 둘러싸는 댐 형상일 수 있으며, 하부 패드부는, 하부 패키지 기판의 상면에 형성된 제1 패드; 및 솔더와 접촉하도록 제1 패드의 상면에 형성되는 제2 패드를 포함할 수 있다.
이 때, 제2 패드는, 제1 패드 상에 전해도금을 수행함으로써 형성될 수 있으며, 제2 패드와 제2 솔더레지스트층 사이에는 단차가 형성될 수도 있다.
한편, 상부 패드부는, 상부 패키지 기판의 하면에 형성된 제3 패드; 및 솔더와 접촉하도록 제3 패드의 하면에 형성되는 제4 패드로 구성될 수 있으며, 이 때, 제3 패드에 상응하여, 상부 패키지 기판의 표면에는 제3 솔더레지스트층이 형성되고, 제3 솔더레지스트층에는 제4 패드가 노출되도록 제4 솔더레지스트층이 형성될 수도 있다. 제4 패드와 제4 솔더레지스트층 사이에는 단차가 형성될 수도 있다.
또한, 전자소자는 복수 개 배치될 수 있는데, 이러한 복수 개의 전자소자는 수직으로 적층되는 구조를 가질 수 있다.
본 발명의 바람직한 실시예에 따르면, 언더필 용액 또는 몰딩 용액의 퍼짐으로 인한 불량을 방지할 수 있다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나 의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
이하, 본 발명에 따른 패키지 온 패키지 기판의 바람직한 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
하부 패키지 기판에 실장되는 전자소자의 수가 증가하게 되면, 상부 패키지 기판과 하부 패키지 기판 간의 간격이 증가하게 된다. 이에 따라 상부 패키지 기판과 하부 패키지 기판 간의 연결을 위한 솔더볼의 크기가 더 커지게 된다. 솔더볼의 크기가 증가함에 따라 패키지 간의 간격이 높아질 수는 있으나, 더 많은 전자소자가 실장됨에 따라 패키지 기판 상에 형성되는 접속단자의 수 또한 증가하여, 결국 보다 미세한 피치 간격의 접속단자가 형성되어야 한다는 상반된 결과를 낳게 된다.
뿐만 아니라, 패키지 온 패키지 기판의 하부 패키지 기판을 제조하는 경우, 어느 한 유닛에 대해 전자소자 실장 후 언더필 또는 몰딩 공정을 수행하는 과정에서 언더필 용액 또는 몰딩 용액이 인접한 다른 유닛에까지 퍼져나가 해당 유닛에 불량을 유발하는 문제 또한 존재한다.
본 발명은 상술한 언더필 용액의 범람 문제를 해결하고, 나아가 상하부 패키지 기판 사이의 공간 확보 문제를 해결하기 위하여, 후술하는 바와 같이 솔더레지스트층을 제1 솔더레지스트층과 제2 솔더레지스트층으로 이원화 하고, 나아가 패드부 역시 제1 패드와 제2 패드로 이원화 하는 구조를 제시한다.
도 1은 본 발명의 일 실시예에 따른 패키지 온 패키지 기판의 하부 패키지 기판을 나타내는 평면도이고, 도 2는 본 발명의 다른 실시예에 따른 패키지 온 패키지 기판을 나타내는 단면도이고, 도 3은 본 발명의 다른 실시예에 따른 패키지 온 패키지 기판의 하부 패키지 기판을 나타내는 평면도이며, 도 4 내지 도 7은 도 2의 패키지 온 패키지 기판을 제조하는 공정을 각각 나타내는 도면이다. 도 1 내지 도 7을 참조하면, 상부 패키지 기판(10), 전자소자(12, 22), 와이어(13, 23), 몰딩부(14, 24), 패드(15a, 25a, 25b), 솔더레지스트층(16a, 26a, 26b), 하부 패키지 기판(20), 솔더(31, 32)가 도시되어 있다.
본 실시예는 PoP 기판에 있어서 하부 패키지 기판(20) 상에 패드부 및 솔더레지스트층을 2층 구조로 형성하고, 이러한 2층 구조의 패드에 솔더(31) 접합되도록 함으로써 패키지 간의 간격을 조절하고, 미세한 피치의 범프 형성이 가능하도록 한 PoP 기판에 관한 것이다.
뿐만 아니라, 이러한 2층 구조의 솔더레지스트층 중, 상부에 위치한 솔더레지스트층이 전자소자를 둘러싸도록 배치되어, 댐으로서의 기능을 수행하게 함으로써, 언더필 용액 등이 필요 이상으로 퍼져나가는 현상을 억제할 수 있는 PoP 기판에 관한 것이다.
본 실시예에 따른 PoP 기판은 하부(bottom) 패키지 기판(20)과, 하부 패키지 기판(20)의 상부에 적층되는 상부(top) 패키지 기판(10)을 포함하며, 하부 패키지 기판(20)과 상부 패키지 기판(10)은 솔더(31)에 의해 서로 전기적으로 접속된다.
하부 패키지 기판(20)의 상면과 상부 패키지 기판(10)의 하면에는 솔더(31) 와 접촉하는 패드부가 형성되는데, 본 실시예에 따르면, 이러한 패드부의 구조가 이원화 되어 그 두께가 조절됨으로써, 상하부 패키지 기판(10, 20) 사이의 공간을 확보할 수 있게 된다. 즉, 도 2에 도시된 바와 같이, 하부 패키지 기판(20)이 표면에 제1 패드(25a)가 형성되고, 그 위에 다시 제2 패드(25b)가 형성되는 구조를 갖는 것이다.
PoP 기판의 경우 상하부 패키지 기판(10, 20)에는 전자소자(12, 22)가 실장되며, 실장된 전자소자(12, 22)는 와이어(13, 23) 등에 의해 기판과 전기적으로 연결되며 실장 후 몰딩부(14, 24)에 의해 패키지 기판(10, 20)에 고정된다.
하부 패키지 기판(20)의 상면에는 소정의 위치에 하나 이상의 전자소자(22)가 실장되며, 하부 패키지 기판(20) 상에 실장된 전자소자(22)가 상하부 패키지 기판(10, 20) 사이의 공간에 수용될 수 있도록 하부 패키지 기판(20)의 상면에 형성되는 하부 패드부의 높이가 조절된다.
즉, PoP 기판에서 패키지 기판 간의 접속은, 하부 패키지 기판(20)의 상면에 형성된 패드부 ~ 솔더(31) ~ 상부 패키지 기판(10)의 하면에 형성된 패드부를 통해 이루어지게 되는데, 본 실시예에서는 하부 패키지 기판(20)의 표면에 형성되는 제1 패드(25a) 위에 또 다시 제2 패드(25b)를 형성하여 패드의 전체적인 두께를 향상시킴으로써, 하부 패키지 기판(20)에 실장되는 전자소자(22)가 상하부 패키지 기판(10, 20) 사이의 공간에 수용되도록 하는 것이다.
이와 같은 구조를 통하여, 하부 패키지 기판(20) 상에 실장되는 전자소자(22)가 상하부 패키지 기판(10, 20) 사이의 공간에 수용되도록 할 수 있으며, 나 아가 제2 패드(25b)의 두께에 따라 하부 패키지 기판(20) 상에 실장할 수 있는 전자소자(22)의 수를 조절할 수 있게 된다. 즉, 제2 패드(25b)의 두께를 충분히 확보하는 경우, 수직으로 적층되는 2 이상의 전자소자를 하부 패키지 기판(20) 상에 실장할 수도 있게 되는 것이다.
한편, 제1 패드(25a)에 상응하여 제1 패드(25a)가 커버되지 않도록 하부 패키지 기판의 상면에는 제1 솔더레지스트층(26a)이 형성되고, 그 위에는 제2 패드(25b)가 노출되도록 제2 솔더레지스트층(26b)이 형성된다. 도 2에 도시된 바와 같이 전자소자(22)는 제1 솔더레지스트층(26a) 상에 안착되는데, 본 실시예의 경우와 같이 제1 솔더레지스트층(26a)의 상면에 다시 제2 솔더레지스트층(26b)이 형성되면, 제1 솔더레지스트층(26a)과 제2 솔더레지스트층(26b) 사이의 단차, 즉 제2 솔더레지스트층(26b)의 측면에 의해, 전자소자(22)의 아래 부분에 도포되는 언더필 용액(24') 또는 몰딩 용액의 흐름이 방해를 받게 된다. 이는 언더필 용액의 퍼짐을 방지하는 효과로 이어지게 된다.
한편, 도 3에 도시된 바와 같이, 제2 솔더레지스트층(26b)이 하부 패키지 기판(20)의 상면에 실장된 전자소자(22)를 소정 거리 이격된 상태에서 둘러싸는 댐 형상으로 이루어지는 경우, 언더필 용액(24') 또는 몰딩 용액의 퍼짐을 보다 더 효율적으로 방지할 수 있는 효과를 기대할 수 있다.
상술한 구조를 통하여, 하부 패키지 기판(20)에 실장된 전자소자(22)에 대해 언더필 공정 또는 몰딩 공정을 수행하는 경우, 제2 솔더레지스트층(26b)이 댐으로서의 기능을 수행할 수 있게 되어, 언더필 용액(24') 또는 몰딩 용액이 불필요하게 퍼져나가는 현상을 방지할 수 있게 된다.
또한, 도 2에 도시된 바와 같이, 제2 솔더레지스트층(26b)과 제2 패드(25b)가 단차(26)를 이루는 경우, 제2 패드(25b)의 상면에 형성되는 솔더(31)이 제2 솔더레지스트층(26b)에 의해 지지될 수 있게 되어, 구조적인 안정성이 향상되는 효과를 기대할 수도 있게 된다.
한편, 본 실시예에서는 솔더레지스트층과 패드부 모두 이원화 되는 구조를 제시하였으나, 설계 상 필요한 경우, 도 1에 도시된 바와 같이, 패드부는 단일 구조로 하고, 솔더레지스트층만 이원화 함으로써, 언더필 용액 등의 범람을 방지하는 효과를 기대할 수도 있다.
상술한 구조를 구현하기 위하여, 도 4에 도시된 바와 같이 제1 솔더레지스트층(26a)에 의해 제1 패드(25a)가 선택적으로 노출된 구조를 구현한 다음, 도 5에 도시된 바와 같이 전해도금을 수행하여 제1 패드(25a) 상에 제2 패드(25b)를 형성한 후, 도 6에 도시된 바와 같이, 제1 솔더레지스트층(26a) 상에 다시 제2 솔더레지스트층(26b)을 형성하는 방법을 이용할 수 있다. 이 후, 도 7에 도시된 바와 같이 솔더(31)를 개재하여 상부 패키지 기판(10)을 적층함으로써 PoP 기판을 구현할 수 있게 된다.
하부 패키지 기판(20") 상에 솔더(31)를 결합하기 위해서는, 솔더볼과 같이 볼 형상의 솔더를 기판의 상면에 마운팅(mounting)하는 방법과, 메탈 마스크를 이용하여 기판의 상면에 솔더 페이스트를 인쇄(squeeze)한 후 마스크를 제거하는 방 법이 사용될 수 있다. 다만, 본 발명이 기판의 상면에 솔더(31)를 결합하는 방법으로서 전술한 방법에 한정되는 것은 아니며 당업자에게 자명한 범위 내에서 다른 방법도 사용될 수 있음은 물론이다.
도 8은 본 발명의 다른 실시예에 따른 패키지 온 패키지 기판을 나타내는 단면도이다. 도 8을 참조하면, 하부 패키지 기판(20)의 패드부와 솔더레지스트층뿐만 아니라, 상부 패키지 기판(10')의 패드부와 솔더레지스트층 역시 이원화된 구조를 확인할 수 있다. 즉, 상부 패키지 기판(10')의 하면에 형성된 제3 패드(15a)의 하면에 다시 제4 패드(15b)가 형성되고, 상부 패키지 기판(10')의 하면에 형성된 제3 솔더레지스트층(16a)의 하면에 다시 제4 솔더레지스트층(16b)이 형성되는 구조를 갖는 것이다. 상기와 같은 구조를 통해, 상부 패키지 기판(10")의 하부에 형성되는 패드의 두께를 증가시켜 상하부 패키지 기판(10", 20") 사이의 공간을 더욱 쉽게 확보할 수 있게 된다.
이 때, 제4 솔더레지스트층(16b)과 제4 패드(15b)가 단차(16)를 이룰 수도 있으며, 이 경우, 제4 패드(15b)의 하면에 형성되는 솔더(31)이 제4 솔더레지스트층(16b)에 의해 지지될 수 있게 되어, 구조적인 안정성이 더욱 향상되는 효과를 기대할 수도 있게 된다.
도 9는 본 발명의 다른 실시예에 따른 패키지 온 패키지 기판을 나타내는 단면도이고, 도 10 내지 도 13는 도 9의 패키지 온 패키지 기판을 제조하는 공정을 각각 나타내는 도면이다. 도 10 내지 도 13을 참조하면, 하부 패키지 기판(20')에 형성된 패드부와 솔더레지스트층이 이원화 된 구조를 갖되, 제2 솔더레지스트 층(26b)과 제2 패드(25b') 사이에 단차가 형성되지 않는 모습을 확인할 수 있다.
이러한 구조를 구현하기 위하여, 도 10에 도시된 바와 같이 제1 솔더레지스트층(26a)에 의해 제1 패드(25a)가 선택적으로 노출된 구조를 구현한 다음, 도 11에 도시된 바와 같이 제1 솔더레지스트층(26a) 상에 다시 제2 솔더레지스트층(26b)을 형성하고, 도 12에 도시된 바와 같이, 전해도금을 수행하여 제1 패드(25a) 상에 제2 패드(25b')를 형성하는 방법을 이용할 수 있다. 이 후, 도 13에 도시된 바와 같이 솔더(31)을 개재하여 상부 패키지 기판(10)을 적층함으로써 PoP 기판을 구현할 수 있게 된다.
도면에 도시되지는 않았으나, 하부 패키지 기판(20')의 경우와 마찬가지로, 상부 패키지 기판의 패드부와 솔더레지스트층이 이원화 되는 구조를 갖되, 솔더레지스트층과 패드 사이에 단차가 형성되지 않는 구조를 구현할 수도 있음은 물론이다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
전술한 실시예 외의 많은 실시예들이 본 발명의 특허청구범위 내에 존재한다.
도 1은 본 발명의 일 실시예에 따른 패키지 온 패키지 기판의 하부 패키지 기판을 나타내는 평면도.
도 2는 본 발명의 다른 실시예에 따른 패키지 온 패키지 기판을 나타내는 단면도.
도 3은 본 발명의 다른 실시예에 따른 패키지 온 패키지 기판의 하부 패키지 기판을 나타내는 평면도.
도 4 내지 도 7은 도 2의 패키지 온 패키지 기판을 제조하는 공정을 각각 나타내는 도면.
도 8은 본 발명의 다른 실시예에 따른 패키지 온 패키지 기판을 나타내는 단면도.
도 9는 본 발명의 다른 실시예에 따른 패키지 온 패키지 기판을 나타내는 단면도.
도 10 내지 도 13은 도 9의 패키지 온 패키지 기판을 제조하는 공정을 각각 나타내는 도면.
<도면의 주요부분에 대한 부호의 설명>
10, 10': 상부 패키지 기판
12, 22: 전자소자
13, 23: 와이어
14, 24: 몰딩부
15a, 15b, 25a, 25b: 패드
16a, 16b, 26a, 26b: 솔더레지스트층
20, 20': 하부 패키지 기판

Claims (9)

  1. 상면에 하부 패드부 및 상기 하부 패드부에 상응하는 솔더레지스트부가 형성되며, 전자소자가 실장된 하부 패키지 기판; 및
    솔더를 개재하여 상기 하부 패키지 기판의 상측에 적층되며, 하면에 상기 하부 패드부에 상응하는 상부 패드부가 형성된 상부 패키지 기판을 포함하되,
    상기 하부 패드부는,
    상기 하부 패키지 기판의 상면에 형성된 제1 패드; 및
    상기 솔더와 접촉하도록 상기 제1 패드의 상면에 형성되는 제2 패드를 포함하고,
    상기 솔더레지스트부는,
    상기 제1 패드에 상응하여, 상기 하부 패키지 기판의 상면에 형성되는 제1 솔더레지스트층; 및
    상기 제2 패드가 노출되도록 상기 제1 솔더레지스트층 상에 형성되며, 상기 전자소자를 둘러싸는 댐 형상의 제2 솔더레지스트층을 포함하는 것을 특징으로 하는 패키지 온 패키지 기판.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 제2 패드는, 상기 제1 패드 상에 전해도금을 수행함으로써 형성되는 것을 특징으로 하는 패키지 온 패키지 기판.
  5. 제1항에 있어서,
    상기 제2 패드와 상기 제2 솔더레지스트층 사이에는 단차가 형성되는 것을 특징으로 하는 패키지 온 패키지 기판.
  6. 제1항에 있어서,
    상기 상부 패드부는,
    상기 상부 패키지 기판의 하면에 형성된 제3 패드; 및
    상기 솔더와 접촉하도록 상기 제3 패드의 하면에 형성되는 제4 패드를 포함하는 것을 특징으로 하는 패키지 온 패키지 기판.
  7. 제6항에 있어서,
    상기 제3 패드에 상응하여, 상기 상부 패키지 기판의 표면에 형성되는 제3 솔더레지스트층; 및
    상기 제4 패드가 노출되도록 상기 제3 솔더레지스트층에 형성되는 제4 솔더레지스트층을 더 포함하는 패키지 온 패키지 기판.
  8. 제7항에 있어서,
    상기 제4 패드와 상기 제4 솔더레지스트층 사이에는 단차가 형성되는 것을 특징으로 하는 패키지 온 패키지 기판.
  9. 제1항에 있어서,
    상기 전자소자는 복수 개이며,
    상기 복수 개의 전자소자는 수직으로 적층되는 것을 특징으로 하는 패키지 온 패키지 기판.
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