CN117202500A - 用于降低GaN器件寄生电感的水平嵌入式电容PCB布局结构 - Google Patents

Abstract

本发明公开了一种用于降低GaN器件寄生电感的水平嵌入式电容PCB布局结构，涉及功率变换器技术领域，包括：印刷电路板；位于印刷电路板一侧的第一GaN器件和第二GaN器件；水平嵌入于印刷电路板的解耦电容；其中，第一GaN器件、第二GaN器件与解耦电容形成功率环路，这样可以有效缩减功率环路的面积，进而通过减小自感达到减小寄生电感的目的。

Description

用于降低GaN器件寄生电感的水平嵌入式电容PCB布局结构

技术领域

本发明属于功率变换器技术领域，具体涉及一种用于降低GaN器件寄生电感的水平嵌入式电容PCB布局结构。

背景技术

目前，出于对变换器高功率密度和高效率的需求，往往通过提高开关频率来提高功率密度，进而减小输出电容电感的体积。但是，Si基器件的性能随着技术的发展已经达到理论极限，开关速度不足以支撑变换器的高频开关需求，而第三代半导体GaN器件具有更快的开关频率、更低的导通电阻和更高的击穿电压，在功率变换器领域中得到了广泛应用。

在DC-DC变换器中，GaN器件仍存在一些挑战。首先，GaN器件具有较高的开关速度，因此对寄生电感等寄生参数很敏感，很小的寄生电感就会导致电路中较大的电压尖峰和谐振，进而使得GaN器件产生更大的开关损耗、EMI(Electromagnetic Interference，电磁干扰)，甚至导致GaN器件击穿，影响整个电路的效率和性能。其次，栅驱动电压的容忍度较小，例如，EPC公司的增强型GaN器件栅击穿电压仅为6V，5V是器件的最佳开启电压，只允许1V的超调量，也就是说，必须严格控制驱动回路的寄生电感，否则栅极很容易被击穿，导致GaN器件损坏。第三，GaN的阈值电压较低，那么寄生电感很容易导致栅压超过阈值电压，使得GaN器件误开。

相关技术中，本领域技术人员多采用横向或垂直的电路布局方式，其中功率环路的面积较大，导致寄生电感也较大。

发明内容

为了解决现有技术中存在的上述问题，本发明提供了一种用于降低GaN器件寄生电感的水平嵌入式电容PCB布局结构。本发明要解决的技术问题通过以下技术方案实现：

本发明提供一种用于降低GaN器件寄生电感的水平嵌入式电容PCB布局结构，包括：

印刷电路板；

位于所述印刷电路板一侧的第一GaN器件和第二GaN器件；

水平嵌入于印刷电路板的解耦电容；

其中，所述第一GaN器件、所述第二GaN器件与所述解耦电容形成功率环路。

在本发明的一个实施例中，包括多个解耦电容；

所述印刷电路板包括三层覆铜板，每层覆铜板包括基底层，所述基底层上覆有铜箔，相邻两层覆铜板之间为FR-4环氧树脂，其中，所述多个解耦电容位于所述印刷电路板的第二层覆铜板。

在本发明的一个实施例中，多个解耦电容沿第一方向间隔排布；

其中，印刷电路板的厚度方向与所述第一方向形成的平面垂直于印刷电路板所在的平面。

在本发明的一个实施例中，所述第一GaN器件与所述第二GaN器件均为栅格阵列LGA封装，所述第一GaN器件靠近所述印刷电路板的一侧包括多个沿第一方向相间排布的第一源极和第一漏极，所述第二GaN器件靠近所述印刷电路板的一侧包括多个沿第一方向相间排布的第二源极和第二漏极。

在本发明的一个实施例中，所述第一GaN器件的第一漏极与第二GaN器件的第二源极在第一方向上对应设置，所述第一GaN器件的第一源极与第二GaN器件的第二漏极在第一方向上对应设置。

在本发明的一个实施例中，所述第一GaN器件的第一漏极与第二GaN器件的第二源极通过过孔连接，所述第一GaN器件的第一源极与第二GaN器件的第二漏极通过解耦电容连接。

在本发明的一个实施例中，所述第一漏极包括：D₁₁、D₁₂、D₁₃和D₁₄，所述第一源极包括S₁₁、S₁₂、S₁₃和S₁₄，所述第一漏极包括：D₂₁、D₂₂、D₂₃和D₂₄，所述第一源极包括S₂₁、S₂₂、S₂₃和S₂₄，所述多个解耦电容包括：C_bus1、C_bus2、C_bus3和C_bus4；其中，

D₁₁与S₂₁、D₁₂与S₂₂、D₁₃与S₂₃、D₁₄与S₂₄通过过孔连接，S₁₁与D₂₁、S₁₂与D₂₂、S₁₃与D₂₃、S₁₄与D₂₄分别通过C_bus1、C_bus2、C_bus3和C_bus4连接，S₁₁、C_bus1、D₂₁、S₂₁和D₁₁形成第一功率环路，S₁₂、C_bus2、D₂₂、S₂₂和D₁₂形成第二功率环路，S₁₃、C_bus3、D₂₃、S₂₃和D₁₃形成第三功率环路，S₁₄、C_bus4、D₂₄、S₂₄和D₁₄形成第四功率环路。

在本发明的一个实施例中，所述过孔中注有金属铜。

在本发明的一个实施例中，所述印刷电路板中第三层覆铜板的铜箔接地。

与现有技术相比，本发明的有益效果在于：

本发明提供一种用于降低GaN器件寄生电感的水平嵌入式电容PCB布局结构，包括：印刷电路板；位于印刷电路板一侧的第一GaN器件和第二GaN器件；水平嵌入于印刷电路板的解耦电容；其中，第一GaN器件、第二GaN器件与解耦电容形成功率环路，这样可以有效缩减功率环路的面积，进而通过减小自感达到减小寄生电感的目的。

以下将结合附图及实施例对本发明做进一步详细说明。

附图说明

图1是相关技术中Buck变换器的寄生电感示意图；

图2是传统的横向电路布局方式的示意图；

图3是传统的垂直电路布局方式的示意图；

图4是本发明实施例提供的用于降低GaN器件寄生电感的水平嵌入式电容PCB布局结构图；

图5是本发明实施例提供的PCB布局图的AA’剖面图；

图6是本发明实施例提供的横向电路布局方式中功率环路的示意图；

图7是本发明实施例提供的PCB布局图的BB’剖面图；

图8是本发明实施例提供的印刷电路板的局部示意图；

图9是本发明实施例提供的多个并联电流环路的等效电路图；

图10a是本发明实施例提供的电流细丝在强耦合时的一种示意图；

图10b是本发明实施例提供的电流细丝在弱耦合时的一种示意图；

图10c是本发明实施例提供的电流细丝在反向耦合时的一种示意图；

图11a是本发明实施例提供的电流细丝在强耦合时的另一种示意图；

图11b是本发明实施例提供的电流细丝在弱耦合时的另一种示意图；

图11c是本发明实施例提供的电流细丝在反向耦合时的另一种示意图；

图12是本发明实施例提供的单个通电回路的磁通量示意图；

图13是本发明实施例提供的传统的横向电路布局方式的仿真图；

图14是本发明实施例提供的传统的横向电路布局方式的仿真结果图；

图15是本发明实施例提供的水平嵌入电容组件的仿真图；

图16是本发明实施例提供的水平嵌入电容组件的仿真结果。

具体实施方式

下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。

图1是相关技术中Buck变换器的寄生电感示意图。以降压变换器Buck为例分析其中的寄生电感，如图1所示，有三种寄生电感会对Buck变换器产生实质性的影响，即：共源电感L_S、功率回路电感L_Loop和驱动回路电感L_G，其中，共源电感Ls主要是由器件封装引起的寄生电感，功率回路电感L_Loop和驱动回路电感L_G则是由器件封装和电路布局决定的。

需要说明的是，上述分析过程也同样适用于升压变换器、半桥、全桥和其他拓扑结构。

目前，本领域技术人员多采用横向电路布局方式或垂直电路布局方式。图2是传统的横向电路布局方式的示意图。具体地，如图2所示，横向的电路布局方式中，所有元器件和布线都在印刷电路板(PCB，Printed Circuit Board)的同一侧，一般位于顶层，虽然实施过程中会使解耦电容尽可能地靠近GaN器件，但该种布局方式下功率环路的面积仍然较大，因此功率回路电感L_Loop较大，也导致寄生电感较大。

图3是传统的垂直电路布局方式的示意图。如图3所示，在另一种垂直电路布局方式中，器件和解耦电容C_in分别设置在PCB板的顶层和底层，器件与解耦电容C_in通过通孔连接。与图2所示的横向电路布局方式相比，一定程度上减小了功率环路的面积，减小了功率回路的线迹长度，进而减小了功率回路电感，此外，由于顶层和底层的电流流向是反向的，因而磁场可以自抵消，进一步减小了功率回路电感。

可见，垂直电路布局方式主要依赖于PCB板的厚度，PCB板越厚，功率环路面积越大，功率回路电感L_Loop也就越大。然而，受到工艺的限制，极薄的PCB板的设计难度很大。

有鉴于此，本发明提供一种用于降低GaN器件寄生电感的水平嵌入式电容PCB布局结构。

图4是本发明实施例提供的用于降低GaN器件寄生电感的水平嵌入式电容PCB布局结构图，图5是本发明实施例提供的PCB布局图的AA’剖面图。请参见图4-5，本发明实施例提供一种用于降低GaN器件寄生电感的水平嵌入式电容PCB布局结构，包括：

印刷电路板1；

位于印刷电路板1一侧的第一GaN器件Q₁和第二GaN器件Q₂；

水平嵌入于印刷电路板1的解耦电容C_bus；

其中，第一GaN器件Q₁、第二GaN器件Q₂与解耦电容C_bus形成功率环路。

本实施例中，用于降低GaN器件寄生电感的水平嵌入式电容PCB布局结构包括：印刷电路板1、第一GaN器件Q₁、第二GaN器件Q₂和解耦电容C_bus，其中，第一GaN器件Q₁和第二GaN器件Q₂并排设置于印刷电路板1的同一侧，解耦电容C_bus则水平嵌入在印刷电路板1中，这里所说的水平嵌入是指解耦电容C_bus所在的平面与印刷电路板1所在的平面平行，如此可使第一GaN器件Q₁、第二GaN器件Q₂与解耦电容形成功率环路。

应当理解，电路布局方式会影响寄生电感的大小，本实施例将解耦电容C_bus水平嵌入在印刷电路板1中，则功率环路的面积如图5中的虚线封闭图形所示，显然，此时功率环路面积的大小与解耦电容C_bus所在位置和PCB板第一层铜箔之间的垂直距离有关。图6是本发明实施例提供的横向电路布局方式中功率环路的示意图。对于现有技术中的横向电路布局方式来说，功率环路的面积如图6中的封闭四边形所示，由于PCB板的厚度远远小于横向布线的长度，因此本实施例中功率环路的面积也小于横向布局方式下的功率环路面积，从而达到减小寄生电感的目的。

进一步地，在另一种现有的垂直电路布局方式中，功率环路的面积如图3中封闭四边形所示，但是，垂直电路布局方式中解耦电容C_in与GaN器件分别位于印刷电路板的两侧、而本实施例则是将解耦电容嵌入在印刷电路板1中，故本实施例中的功率环路面积也小于垂直电路布局方式中的功率环路面积。可见，本实施例缩减了功率环路尺寸，从而有效减小寄生电感。

另外，在图3、图5-6中，箭头均表示电流的流向。

图7是本发明实施例提供的PCB布局图的BB’剖面图，图8是本发明实施例提供的印刷电路板的局部示意图。如图7-8所示，上述用于降低GaN器件寄生电感的水平嵌入式电容PCB布局结构包括多个解耦电容C_bus；

印刷电路板1包括三层覆铜板，每层覆铜板包括基底层，基底层上覆有铜箔，相邻两层覆铜板之间为FR-4环氧树脂，其中，多个解耦电容C_bus位于印刷电路板1的第二层覆铜板。

具体而言，印刷电路板1包括三层覆铜板，在图8所示视角下，第一GaN器件Q₁与第二GaN器件Q₂位于顶层(第一层)覆铜板上，多个解耦电容C_bus位于第二层覆铜板上，因此该电容组件中的功率环路面积主要取决于第一层覆铜板与第二层覆铜板的间距，根据工艺标准，该间距仅为0.05mm左右，大大缩小了功率环路的面积。

可选地，请继续参见图4-5，多个解耦电容C_bus沿第一方向间隔排布；

其中，印刷电路板1的厚度方向与第一方向形成的平面垂直于印刷电路板1所在的平面。

本实施例中，多个解耦电容C_bus均嵌入在第二层覆铜板的铜箔上，它们在第一方向上等间隔排布，考虑到解耦电容C_bus为长方体，放置时需要一定的空间，因此第二层覆铜板与第三层覆铜板之间约为0.8mm的间距也可以用来容纳解耦电容C_bus。

可选地，如图4所示，第一GaN器件Q₁与第二GaN器件Q₂均为栅格阵列LGA封装，第一GaN器件Q₁靠近印刷电路板1的一侧包括多个沿第一方向相间排布的第一源极和第一漏极，第二GaN器件Q₂靠近印刷电路板1的一侧包括多个沿第一方向相间排布的第二源极和第二漏极。

需要说明的是，本实施例中第一GaN器件Q₁的第一漏极与第二GaN器件Q₂的第二源极在第一方向上对应设置，第一GaN器件Q₁的第一源极与第二GaN器件Q₂的第二漏极在第一方向上对应设置。

可选地，第一GaN器件Q₁的第一漏极与第二GaN器件Q₂的第二源极通过过孔连接，第一GaN器件Q₁的第一源极与第二GaN器件Q₂的第二漏极通过解耦电容C_bus连接。

具体地，如图4所示，第一漏极包括：D₁₁、D₁₂、D₁₃和D₁₄，第一源极包括S₁₁、S₁₂、S₁₃和S₁₄，第一漏极包括：D₂₁、D₂₂、D₂₃和D₂₄，第一源极包括S₂₁、S₂₂、S₂₃和S₂₄，多个解耦电容C_bus包括：C_bus1、C_bus2、C_bus3和C_bus4；其中，

D₁₁与S₂₁、D₁₂与S₂₂、D₁₃与S₂₃、D₁₄与S₂₄通过过孔连接，S₁₁与D₂₁、S₁₂与D₂₂、S₁₃与D₂₃、S₁₄与D₂₄分别通过C_bus1、C_bus2、C_bus3和C_bus4连接，S₁₁、C_bus1、D₂₁、S₂₁和D₁₁形成第一功率环路，S₁₂、C_bus2、D₂₂、S₂₂和D₁₂形成第二功率环路，S₁₃、C_bus3、D₂₃、S₂₃和D₁₃形成第三功率环路，S₁₄、C_bus4、D₂₄、S₂₄和D₁₄形成第四功率环路。

可选地，过孔中注有金属铜。

需要说明的是，对于单电流环路，磁能在空间的磁场中，环路电感表达式为：

式中，W_m表示空间中储存的磁能，I表示流过环路的电流。

图9是本发明实施例提供的多个并联电流环路的等效电路图。如图9所示，对于多个并联的电流环路，每个环路中有自感、环路之间有互感，因此自感和互感产生的磁能构成了总磁能：

式中，I_i表示第i个环路的电流，L_i表示第i个环路的自感，M_ij表示第i个环路与第j个环路之间的互感，N表示环路数量。

进一步地，对于并联的多个电流环路，图5为其等效电路，那么电路总的环路电感为：

由公式(3)可知，可以通过降低互感来降低总的环路电感。

图10是电流细丝在不同耦合度下的示意图，其中，图10a是本发明实施例提供的电流细丝在强耦合时的一种示意图，图10b是本发明实施例提供的电流细丝在弱耦合时的一种示意图，图10c是本发明实施例提供的电流细丝在反向耦合时的一种示意图。进一步地，单个电流环路可以假设是由多个并联的电流环路细丝组成，如图10a所示，由于不同电流细丝之间的间距无限小，故可视作全耦合，并且各电流细丝中的电流方向相同，那么全耦合互感表示为：

式中，L₁、L₂分别表示两种电流细丝的电感，k表示耦合系数，M表示两种电流细丝之间的互感。

当两个电流细丝全耦合时耦合系数k＝1，每个电流细丝的电感为L₀，因此两两电流细丝之间的互感M_ij＝L₀，那么单个电流环路的总电感可以简化为：

当电流细丝被分离成如图10b所示的弱耦合形式时，电流细丝之间的互感会随着电流细丝的间距增大而减小，导致总电感的减小，而在电流细丝处于图10c所示的反向耦合状态时，通过将相邻的电流细丝的电流反向，磁场会由于反向耦合而抵消，这样总的电感就会进一步减小。可选地，将每个电流细丝对应的矩阵环路的宽、长分别记作w、l，将不同矩阵环路之间的距离记作d，如图10b所示，两个矩阵环路之间的互感为：

式中，μ₀表示真空磁导率。

图11是本发明实施例提供的电流细丝在不同耦合度下的另一种示意图，其中，图11a是本发明实施例提供的电流细丝在强耦合时的另一种示意图，图11b是本发明实施例提供的电流细丝在弱耦合时的另一种示意图，图11c是本发明实施例提供的电流细丝在反向耦合时的另一种示意图。进一步地，将电流细丝分离成如图11b所示的弱耦合度状态，此时电流细丝被稍稍分离开，电流细丝之间的互感会降低，如果把电流环路伸展成如图11c所示的平面并形成交错结构，则互感会进一步降低，因此交错结构会比单环路的电感更低。

示例性地，伸展成平面后电流细丝之间的互感为：

式中，K表示M中的一个系数，f(·)表示K中的一个系数，Z_i表示第i个通电回路的阻抗，r_j表示第j个通电回路的半径。

图12是本发明实施例提供的单个通电回路的磁通量示意图。如图12所示，对于单个通电环路，根据右手定则，电流会产生磁通密度B，穿过电流所包围的表面。通过回路的总的磁通量为：

式中，s表示单个通电回路的面积。

磁通量变化率在环路周围会产生电动势：

电感两端的电压可以表示为：

则

显然，当功率环路的面积减小时，磁通量减小，进而电感L也会随之减小。

那么结合前述分析，由于本实施例将解耦电容C_bus水平嵌入PCB，因此减小了功率环路所占用的面积，进而减小了功率环路的自感，最终达到减小寄生电感的目的。

通常，寄生电感包含各功率环路中的自感以及不同环路之间的互感，请参见图4，S₁₁、C_bus1、D₂₁、S₂₁和D₁₁形成第一功率环路，S₁₂、C_bus2、D₂₂、S₂₂和D₁₂形成第二功率环路，S₁₃、C_bus3、D₂₃、S₂₃和D₁₃形成第三功率环路，S₁₄、C_bus4、D₂₄、S₂₄和D₁₄形成第四功率环路，并且D₁₁与S₂₁形成第一线迹、D₁₂与S₂₂形成第二线迹、D₁₃与S₂₃形成第三线迹、D₁₄与S₂₄形成第四线迹，以第一线迹为例，其电流流向与S₁₁、D₂₁所形成线迹的电流流向相反，即两个线迹产生的方向相反的磁场能够相互抵消；同理，对于第二线迹、第三线迹和第四线迹也是如此，本实施例通过使两两线迹产生的磁场相互抵消来消除互感，进一步减小了寄生电感。

本实施例中，印刷电路板1中第三层覆铜板的铜箔接地。

具体而言，本实施例通过将第三层覆铜板的铜箔接地，可以形成一层铜金属屏蔽层，那么当功率环路通电后产生的磁通量穿过该铜金属屏蔽层时，铜金属屏蔽层会产生涡流，进而涡流会产生与原磁通量相反的磁通量，二者磁通量相互抵消，有利于进一步减小寄生电感。

下面，通过仿真实验对本发明提供的用于降低GaN器件寄生电感的水平嵌入式电容PCB布局结构做进一步说明。

图13是本发明实施例提供的传统的横向电路布局方式的仿真图，图14是本发明实施例提供的传统的横向电路布局方式的仿真结果图。如图13-14所示，对现有技术中的横向电路布局方式进行仿真，仿真得到的寄生电感为0.9323nh。

图15是本发明实施例提供的水平嵌入电容组件的仿真图，图16是本发明实施例提供的水平嵌入电容组件的仿真结果。如图15-16所示，对本发明提供的用于降低GaN器件寄生电感的水平嵌入式电容PCB布局结构进行仿真，得到的寄生电感为0.04031nh。

显然，与现有的横向电路布局方式相比，本发明提供的用于降低GaN器件寄生电感的水平嵌入式电容PCB布局结构的寄生电感减小了约0.89nh，将寄生电感降低了96％。

通过上述各实施例可知，本发明的有益效果在于：

本发明提供一种用于降低GaN器件寄生电感的水平嵌入式电容PCB布局结构，包括：印刷电路板；位于印刷电路板一侧的第一GaN器件和第二GaN器件；水平嵌入于印刷电路板的解耦电容；其中，第一GaN器件、第二GaN器件与解耦电容形成功率环路，这样可以有效缩减功率环路的面积，进而通过减小自感达到减小寄生电感的目的。

在本发明的描述中，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。此外，本领域的技术人员可以将本说明书中描述的不同实施例或示例进行接合和组合。

尽管在此结合各实施例对本申请进行了描述，然而，在实施所要求保护的本申请过程中，本领域技术人员通过查看所述附图、公开内容、以及所附权利要求书，可理解并实现所述公开实施例的其他变化。

以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (9)

1.一种用于降低GaN器件寄生电感的水平嵌入式电容PCB布局结构，其特征在于，包括：

印刷电路板；

位于所述印刷电路板一侧的第一GaN器件和第二GaN器件；

水平嵌入于印刷电路板的解耦电容；

其中，所述第一GaN器件、所述第二GaN器件与所述解耦电容形成功率环路。

2.根据权利要求1所述的用于降低GaN器件寄生电感的水平嵌入电容组件，其特征在于，包括多个解耦电容；

所述印刷电路板包括三层覆铜板，每层覆铜板包括基底层，所述基底层上覆有铜箔，相邻两层覆铜板之间为FR-4环氧树脂，其中，所述多个解耦电容位于所述印刷电路板的第二层覆铜板。

3.根据权利要求2所述的用于降低GaN器件寄生电感的水平嵌入式电容PCB布局结构，其特征在于，多个解耦电容沿第一方向间隔排布；

其中，印刷电路板的厚度方向与所述第一方向形成的平面垂直于印刷电路板所在的平面。

4.根据权利要求3所述的用于降低GaN器件寄生电感的水平嵌入式电容PCB布局结构，其特征在于，所述第一GaN器件与所述第二GaN器件均为栅格阵列LGA封装，所述第一GaN器件靠近所述印刷电路板的一侧包括多个沿第一方向相间排布的第一源极和第一漏极，所述第二GaN器件靠近所述印刷电路板的一侧包括多个沿第一方向相间排布的第二源极和第二漏极。

5.根据权利要求4所述的用于降低GaN器件寄生电感的水平嵌入式电容PCB布局结构，其特征在于，所述第一GaN器件的第一漏极与第二GaN器件的第二源极在第一方向上对应设置，所述第一GaN器件的第一源极与第二GaN器件的第二漏极在第一方向上对应设置。

6.根据权利要求5所述的用于降低GaN器件寄生电感的水平嵌入式电容PCB布局结构，其特征在于，所述第一GaN器件的第一漏极与第二GaN器件的第二源极通过过孔连接，所述第一GaN器件的第一源极与第二GaN器件的第二漏极通过解耦电容连接。

7.根据权利要求6所述的用于降低GaN器件寄生电感的水平嵌入式电容PCB布局结构，其特征在于，所述第一漏极包括：D₁₁、D₁₂、D₁₃和D₁₄，所述第一源极包括S₁₁、S₁₂、S₁₃和S₁₄，所述第一漏极包括：D₂₁、D₂₂、D₂₃和D₂₄，所述第一源极包括S₂₁、S₂₂、S₂₃和S₂₄，所述多个解耦电容包括：C_bus1、C_bus2、C_bus3和C_bus4；其中，

D₁₁与S₂₁、D₁₂与S₂₂、D₁₃与S₂₃、D₁₄与S₂₄通过过孔连接，S₁₁与D₂₁、S₁₂与D₂₂、S₁₃与D₂₃、S₁₄与D₂₄分别通过C_bus1、C_bus2、C_bus3和C_bus4连接，S₁₁、C_bus1、D₂₁、S₂₁和D₁₁形成第一功率环路，S₁₂、C_bus2、D₂₂、S₂₂和D₁₂形成第二功率环路，S₁₃、C_bus3、D₂₃、S₂₃和D₁₃形成第三功率环路，S₁₄、C_bus4、D₂₄、S₂₄和D₁₄形成第四功率环路。

8.根据权利要求6所述的用于降低GaN器件寄生电感的水平嵌入式电容PCB布局结构，其特征在于，所述过孔中注有金属铜。

9.根据权利要求2所述的用于降低GaN器件寄生电感的水平嵌入式电容PCB布局结构，其特征在于，所述印刷电路板中第三层覆铜板的铜箔接地。